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公開番号2025133066
公報種別公開特許公報(A)
公開日2025-09-10
出願番号2025028250
出願日2025-02-25
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10D 30/67 20250101AFI20250903BHJP()
要約【課題】微細化又は高集積化が可能な半導体装置を提供する。
【解決手段】同一の被形成面に設けられる第1及び第2のピラー型容量と、第1の層間膜と、開口部を有する第2の層間膜と、が積層して設けられる半導体装置。開口部には、第1及び第2の縦型トランジスタの構造の一部が設けられる。開口部は、少なくとも一部が第1の容量と第2の容量の間の領域と重なる。第1の縦型トランジスタの上部電極、及び第2の縦型トランジスタの上部電極は、開口部と重なる位置に切り欠き部を有する。平面視において、当該切り欠き部の輪郭は、開口部の輪郭の一部と一致又は概略一致する。
【選択図】図2
特許請求の範囲【請求項１】
容量と、トランジスタと、第１の絶縁層と、第２の絶縁層と、を有し、
前記容量は、柱状の第１の電極と、前記第１の電極の側面及び上面を覆うように設けられる誘電体と、前記第１の電極の側面及び上面を覆うように前記誘電体上に設けられる第２の電極と、を有し、
前記第１の絶縁層は、前記第２の電極上に位置し、
前記第２の絶縁層は、前記第１の絶縁層上に位置し、
前記第２の絶縁層は、開口部を有し、
前記トランジスタは、酸化物半導体層を有し、
前記酸化物半導体層は、前記開口部の側壁に沿って設けられる領域を有し、
前記酸化物半導体層の端部の一部は、前記開口部内に位置し、
前記酸化物半導体層は、前記第２の電極と重なる領域を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記第２の電極と電気的に接続されている、半導体装置。
続きを表示（約 2,900 文字）【請求項２】
請求項１において、
前記第２の絶縁層は、前記トランジスタのソース電極及びドレイン電極の一方上に位置し、
前記トランジスタのソース電極及びドレイン電極の他方は、前記第２の絶縁層上に位置し、
前記酸化物半導体層は、前記トランジスタのソース電極及びドレイン電極の一方の上面と接する領域、及び前記トランジスタのソース電極及びドレイン電極の他方の上面と接する領域を有する、半導体装置。
【請求項３】
第１の容量と、第２の容量と、第１のトランジスタと、第２のトランジスタと、第１の絶縁層と、第２の絶縁層と、を有し、
前記第１の容量は、柱状の第１の電極と、前記第１の電極の側面及び上面を覆うように設けられる第１の誘電体と、前記第１の電極の側面及び上面を覆うように前記第１の誘電体上に設けられる第２の電極と、を有し、
前記第２の容量は、柱状の第３の電極と、前記第３の電極の側面及び上面を覆うように設けられる第２の誘電体と、前記第３の電極の側面及び上面を覆うように前記第２の誘電体上に設けられる第４の電極と、を有し、
前記第１の絶縁層は、前記第２の電極上、及び前記第４の電極上に位置し、
前記第２の絶縁層は、前記第１の絶縁層上に位置し、
前記第２の絶縁層は、少なくとも一部が前記第１の容量と、前記第２の容量と、の間の領域と重なる第１の開口部を有し、
前記第１のトランジスタは、第１の酸化物半導体層を有し、
前記第２のトランジスタは、第２の酸化物半導体層を有し、
前記第１の酸化物半導体層、及び前記第２の酸化物半導体層は、それぞれ前記第１の開口部の側壁に沿って設けられる領域を有し、
前記第１のトランジスタのソース電極及びドレイン電極の一方は、前記第２の電極と電気的に接続され、
前記第２のトランジスタのソース電極及びドレイン電極の一方は、前記第４の電極と電気的に接続されている、半導体装置。
【請求項４】
請求項３において、
第３の絶縁層を有し、
前記第１の誘電体、及び前記第２の誘電体は、前記第３の絶縁層上に位置し、
前記第３の絶縁層は、第２の開口部を有し、
前記第１の電極は、前記第３の絶縁層の前記第２の開口部における側面と接する領域と、前記第１の誘電体と接する領域と、を有する、半導体装置。
【請求項５】
請求項３又は請求項４において、
前記第２の電極の底面から、前記第１の電極の上面までの高さは、前記第１の電極の幅以上である、半導体装置。
【請求項６】
請求項３又は請求項４において、
導電層を有し、
前記第１の絶縁層は、前記第２の電極に達する第３の開口部を有し、
前記導電層は、前記第３の開口部内に位置し、
前記第１のトランジスタのソース電極及びドレイン電極の一方は、前記導電層の上面と接する領域を有する、半導体装置。
【請求項７】
請求項６において、
前記第２の絶縁層は、前記第１のトランジスタのソース電極及びドレイン電極の一方上、及び前記第２のトランジスタのソース電極及びドレイン電極の一方上に位置し、
前記第１のトランジスタのソース電極及びドレイン電極の他方、及び前記第２のトランジスタのソース電極及びドレイン電極の他方は、前記第２の絶縁層上に位置する、半導体装置。
【請求項８】
第１の容量と、第２の容量と、第１のトランジスタと、第２のトランジスタと、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、を有し、
前記第１の容量は、第１の導電層と、第２の導電層と、第４の絶縁層と、を有し、
前記第２の容量は、第３の導電層と、第４の導電層と、第５の絶縁層と、を有し、
前記第１のトランジスタは、第１の酸化物半導体層と、第５の導電層と、第６の導電層と、第７の導電層と、第６の絶縁層と、を有し、
前記第２のトランジスタは、第２の酸化物半導体層と、前記第６の導電層と、第８の導電層と、第９の導電層と、前記第６の絶縁層と、を有し、
前記第１の導電層、及び前記第３の導電層は、柱状の形状を有し、
前記第４の絶縁層は、前記第１の導電層の側面及び上面を覆うように設けられ、
前記第５の絶縁層は、前記第３の導電層の側面及び上面を覆うように設けられ、
前記第２の導電層は、前記第１の導電層の側面及び上面を覆うように、前記第４の絶縁層上に設けられ、
前記第４の導電層は、前記第３の導電層の側面及び上面を覆うように、前記第５の絶縁層上に設けられ、
前記第１の絶縁層は、前記第２の導電層上、及び前記第４の導電層上に位置し、
前記第５の導電層及び前記第８の導電層は、前記第１の絶縁層上に位置し、
前記第５の導電層は、前記第２の導電層と電気的に接続され、
前記第８の導電層は、前記第４の導電層と電気的に接続され、
前記第２の絶縁層は、前記第５の導電層上及び前記第８の導電層上に位置し、
前記第６の導電層は、前記第２の絶縁層上に位置し、
前記第３の絶縁層は、前記第６の導電層上及び前記第２の絶縁層上に位置し、
前記第７の導電層及び前記第９の導電層は、前記第３の絶縁層上に設けられ、
前記第３の絶縁層、前記第６の導電層、及び前記第２の絶縁層は、第１の開口部を有し、
前記第１の開口部は、前記第５の導電層と重なる部分と、前記第８の導電層と重なる部分と、前記第５の導電層と前記第８の導電層の間に位置する前記第１の絶縁層と重なる部分と、を有し、
前記第６の絶縁層は、前記第１の開口部の側壁を覆い、
前記第１の酸化物半導体層は、前記第１の開口部内で前記第６の絶縁層を間に挟んで前記第６の導電層と対向する領域と、前記第１の開口部内で前記第５の導電層と接する領域と、前記第１の開口部外で前記第７の導電層と接する領域と、を有し、
前記第２の酸化物半導体層は、前記第１の開口部内で前記第６の絶縁層を間に挟んで前記第６の導電層と対向する領域と、前記第１の開口部内で前記第８の導電層と接する領域と、前記第１の開口部外で前記第９の導電層と接する領域と、を有する、半導体装置。
【請求項９】
請求項８において、
第７の絶縁層を有し、
前記第４の絶縁層、及び前記第５の絶縁層は、前記第７の絶縁層上に位置し、
前記第７の絶縁層は、第２の開口部を有し、
前記第１の導電層は、前記第７の絶縁層の前記第２の開口部における側面と接する領域と、前記第４の絶縁層と接する領域と、を有する、半導体装置。
【請求項１０】
請求項８又は請求項９において、
前記第２の導電層の底面から、前記第１の導電層の上面までの高さは、前記第１の導電層の幅以上である、半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。
続きを表示（約 1,700 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの作製方法を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。
【背景技術】
【０００４】
近年、半導体装置の開発が進められ、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、メモリ（記憶装置）等が主に半導体装置に用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された集積回路（トランジスタ及びメモリを含む）を有し、接続端子である電極が形成された半導体素子の集合体である。
【０００５】
ＬＳＩ、ＣＰＵ、メモリ等の集積回路（ＩＣ：ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
【０００６】
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００７】
また、酸化物半導体を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵ等が開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置等が、開示されている。
【０００８】
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。また、特許文献４では、酸化物半導体膜を用いるトランジスタのチャネルを縦方向に配置し、集積回路の高密度化を図る技術が開示されている。
【先行技術文献】
【特許文献】
【０００９】
特開２０１２－２５７１８７号公報
特開２０１１－１５１３８３号公報
国際公開第２０２１／０５３４７３号
特開２０１３－２１１５３７号公報
【非特許文献】
【００１０】
Ｍ．Ｏｏｔａｅｔａｌ．，“３Ｄ－ＳｔａｃｋｅｄＣＡＡＣ－Ｉｎ－Ｇａ－ＺｎＯｘｉｄｅＦＥＴｓｗｉｔｈＧａｔｅＬｅｎｇｔｈｏｆ７２ｎｍ”，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０－５３
【発明の概要】
【発明が解決しようとする課題】
（【００１１】以降は省略されています）

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