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公開番号2025124039
公報種別公開特許公報(A)
公開日2025-08-25
出願番号2024160018
出願日2024-09-17
発明の名称半導体装置
出願人エイブリック株式会社
代理人
主分類H10D 89/60 20250101AFI20250818BHJP()
要約【課題】MOSトランジスタの特性差の発生を低減し、アナログ回路の性能低下の発生を抑制することができる半導体装置の提供。
【解決手段】本発明の半導体装置100は、半導体基板101と、半導体基板101の表面に形成されたトランジスタ110と、トランジスタ110の上層に形成された第1絶縁膜131と、第1絶縁膜131の上層に形成された第2絶縁膜132と、第2絶縁膜132の上層に形成され、平面視した際に少なくともトランジスタ110の全体を覆う一体の金属膜161と、平面視において、前記トランジスタ110の周囲に立設され、金属膜161に電気的に接続された側壁部150と、を有する。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の表面に形成されたトランジスタと、
前記トランジスタの上層に形成された第１絶縁膜と、
前記第１絶縁膜及の上層に形成された第２絶縁膜と、
前記第２絶縁膜の上層に形成され、平面視した際に少なくとも前記トランジスタの全体を覆う一体の金属膜と、
平面視において、前記トランジスタの周囲に立設され、前記金属膜に電気的に接続された側壁部と、
を有することを特徴とする半導体装置。
続きを表示（約 500 文字）【請求項２】
前記第１絶縁膜に形成された第１接続孔と、
前記第２絶縁膜に形成された第２接続孔と、
前記第１絶縁膜の上層に形成された配線層と、
を更に有し、
前記側壁部は、前記配線層、前記第１接続孔に埋め込まれた金属および第２接続孔に埋め込まれた金属で形成されている請求項１に記載の半導体装置。
【請求項３】
前記側壁部は、前記第１絶縁膜及び前記第２絶縁膜を貫通するように形成された第３接続孔に埋め込まれた金属で形成されている請求項１に記載の半導体装置。
【請求項４】
前記側壁部は、前記半導体基板に電気的に接続されている請求項１に記載の半導体装置。
【請求項５】
前記側壁部は、前記トランジスタの少なくとも２辺を切れ目なく囲っている請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記金属膜の上層に形成されたシリコン窒化膜を
更に有し、
前記シリコン窒化膜は、前記金属膜上に、前記金属膜より小さく形成された開口部を有する請求項１から４のいずれか１項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
オペアンプなどの半導体装置は、基準電圧回路やカレントミラー回路などのアナログ回路を備えている。このようなアナログ回路に用いられるＭＯＳトランジスタは、同じ構造及びレイアウトのＭＯＳトランジスタであれば、しきい値電圧、相互コンダクタンス、リーク電流を含むサブスレッショルド特性も同一であることが回路動作上の前提条件となる。
【０００３】
カレントミラー回路は、電流供給元のＭＯＳトランジスタと、互いにゲートが接続された電流供給先のＭＯＳトランジスタがペアとなるように構成されている。これらのペアとなるＭＯＳトランジスタ同士の構造及びレイアウトが同じであれば、電流供給元のＭＯＳトランジスタと同一の電流値を電流供給先のＭＯＳトランジスタに流す機能を有している。
【０００４】
カレントミラー回路において、ペアとなるＭＯＳトランジスタに特性差が生じると、電流誤差が発生する場合がある。このような場合には、半導体装置の性能が低下し、意図しない誤動作が発生するおそれがある。
【０００５】
ＭＯＳトランジスタは、半導体基板表面の結晶の結合状態によって特性差が生じることが知られている。半導体装置の製造工程においては、アロイ工程等の水素を含んだ工程を用いて半導体基板表面の結晶の未結合手を水素で終端することが一般的である。ところが半導体装置製造後にＭＯＳトランジスタに水素が侵入すると、半導体基板表面の結晶の結合状態にばらつきが生じ、ペアとなるＭＯＳトランジスタに特性差が生じるおそれがある。
【０００６】
例えば、特許文献１には、ＭＯＳトランジスタを覆うように設けられ、ビア及び下層配線を介して半導体基板の表面に設けた高濃度不純物領域と電気的に接続された最上層配線を備えた半導体装置が記載されている。
【０００７】
ただし、特許文献１に記載の半導体装置では、ＭＯＳトランジスタの側方に空隙が生じることになるため、空隙を通過した水素がＭＯＳトランジスタに侵入する可能性があり、さらに改善する余地がある。
【先行技術文献】
【特許文献】
【０００８】
特開２０１０－１４１２７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一つの側面では、ＭＯＳトランジスタの特性差の発生を低減し、アナログ回路の性能低下の発生を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施形態における半導体装置は、
半導体基板と、
前記半導体基板の表面に形成されたトランジスタと、
前記トランジスタの上層に形成された第１絶縁膜と、
前記第１絶縁膜及の上層に形成された第２絶縁膜と、
前記第２絶縁膜の上層に形成され、平面視した際に少なくとも前記トランジスタの全体を覆う一体の金属膜と、
平面視において、前記トランジスタの周囲に立設され、前記金属膜に電気的に接続された側壁部と、
を有する。
【発明の効果】
（【００１１】以降は省略されています）

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