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公開番号2025138351
公報種別公開特許公報(A)
公開日2025-09-25
出願番号2024037387
出願日2024-03-11
発明の名称半導体装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/40 20230101AFI20250917BHJP()
要約【課題】オン抵抗が低く、耐圧が高いトランジスタを備えた半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、第1半導体層と、第1トランジスタと、第2トランジスタとを備える。第1半導体層は、第1面と第1面に対して反対側にある第2面とを含み、第1面から第2面へ向かって窪んでいる凹領域、および、該凹領域に対して突出する第1半導体層の凸領域を含む。第1トランジスタは、第1半導体層の凸領域に設けられた第1ゲート絶縁膜、凸領域の側壁に設けられた側部ゲート絶縁膜、第1ゲート絶縁膜上に設けられた第1ゲート電極、および、側部ゲート絶縁膜上に設けられ第1ゲート電極に接続された側部ゲート電極を含む。第2トランジスタは、凸領域上に設けられ第1ゲート絶縁膜よりも薄い第2ゲート絶縁膜、および、第2ゲート絶縁膜上に設けられた第2ゲート電極を含む。
【選択図】図9
特許請求の範囲【請求項１】
第１面と前記第１面に対して反対側にある第２面とを含み、前記第１面から前記第２面へ向かって窪んでいる凹領域と、該凹領域に対して突出する凸領域とを含む第１半導体層と、
前記第１半導体層の前記凸領域に設けられた第１ゲート絶縁膜、前記凸領域の側壁に設けられた側部ゲート絶縁膜、前記第１ゲート絶縁膜上に設けられた第１ゲート電極、および、前記側部ゲート絶縁膜上に設けられ前記第１ゲート電極に接続された側部ゲート電極、を含む第１トランジスタと、
前記凸領域上に設けられ前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜、および、前記第２ゲート絶縁膜上に設けられた第２ゲート電極、を含む第２トランジスタと、を備える半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記側部ゲート絶縁膜は、前記第１ゲート絶縁膜よりも厚い、請求項１に記載の半導体装置。
【請求項３】
前記第１および第２ゲート電極は、それぞれ前記凸領域の前記第１面上に設けられた第１導電層および第２導電層の積層膜で構成され、
前記側部ゲート電極は、前記側部ゲート絶縁膜上に設けられた前記第２導電層で構成される、請求項１に記載の半導体装置。
【請求項４】
前記第１および第２トランジスタは、同一の前記凸領域に設けられている、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
第１配線と第２配線との交差点に対応して設けられ、前記第1配線に電圧を印加することによって前記第２配線を介してデータの書込みまたは読出しが可能な複数のメモリセルを含むメモリセルアレイをさらに備え、
前記第１トランジスタのソースまたはドレインが前記第１配線に電気的に接続されている、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項６】
前記第１トランジスタ、前記第２トランジスタおよび前記第１半導体層を含む第１チップと、前記メモリセルアレイを含む第２チップとが貼合されている、請求項５に記載の半導体装置。
【請求項７】
前記凹領域内には、前記側部ゲート絶縁膜および前記側部ゲート電極のほか、絶縁材料が埋め込まれている、請求項１に記載の半導体装置。
【請求項８】
第１面と前記第１面に対して反対側にある第２面とを含み、前記第１面から前記第２面へ向かって窪んでいる凹領域、および、該凹領域に対して突出する凸領域、を含む第１半導体層と、
前記第１半導体層の前記凸領域に設けられた第１ゲート絶縁膜、前記凸領域の側壁に設けられ前記第１ゲート絶縁膜よりも厚い側部ゲート絶縁膜、前記第１ゲート絶縁膜上に設けられた第１ゲート電極、および、前記側部ゲート絶縁膜上に設けられ前記第１ゲート電極に接続された側部ゲート電極、を含む第１トランジスタと、を備える半導体装置。
【請求項９】
第1配線と第２配線との交差点に対応して設けられ、前記第1配線に電圧を印加することによって前記第２配線を介してデータの書込みまたは読出しが可能な複数のメモリセルを含むメモリセルアレイと、
第１面と前記第１面に対して反対側にある第２面とを含み、前記第１面から前記第２面へ向かって窪んでいる凹領域、および、該凹領域に対して突出する凸領域、を含む第１半導体層と、
前記第１半導体層の凸領域に設けられた第１ゲート絶縁膜、前記凸領域の側壁に設けられた側部ゲート絶縁膜、前記第１ゲート絶縁膜上に設けられた第１ゲート電極、および、前記側部ゲート絶縁膜上に設けられ前記第１ゲート電極に接続された側部ゲート電極、を含む第１トランジスタと、を備え、
前記第１トランジスタのソースまたはドレインが前記第１配線に電気的に接続されている、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体基板上に複数のトランジスタが形成された半導体装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１４３８５０号公報
特開２０２１－１５０５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
オン抵抗が低く、耐圧が高いトランジスタを備えた半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、第１半導体層と、第１トランジスタと、第２トランジスタとを備える。第１半導体層は、第１面と第１面に対して反対側にある第２面とを含み、第１面から第２面へ向かって窪んでいる凹領域、および、該凹領域に対して突出する第１半導体層の凸領域を含む。第１トランジスタは、第１半導体層の凸領域に設けられた第１ゲート絶縁膜、凸領域の側壁に設けられた側部ゲート絶縁膜、第１ゲート絶縁膜上に設けられた第１ゲート電極、および、側部ゲート絶縁膜上に設けられ第１ゲート電極に接続された側部ゲート電極を含む。第２トランジスタは、凸領域上に設けられ第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜、および、第２ゲート絶縁膜上に設けられた第２ゲート電極を含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
第１実施形態に係る半導体記憶装置の構成例を示す断面図。
積層体を示す模式平面図。
３次元構造のメモリセルを例示する断面図。
３次元構造のメモリセルを例示する断面図。
第１実施形態によるＣＭＯＳチップの論理回路を構成するトランジスタの構成例を示す平面図。
第１実施形態によるＣＭＯＳチップの論理回路を構成するトランジスタの構成例を示す断面図。
第１実施形態によるＣＭＯＳチップのワード線スイッチを構成するトランジスタの構成例を示す平面図。
第１実施形態によるＣＭＯＳチップのワード線スイッチを構成するトランジスタの構成例を示す断面図。
第１実施形態によるトランジスタの製造方法の一例を示す断面図。
図１０に続く、トランジスタの製造方法の一例を示す断面図。
図１１に続く、トランジスタの製造方法の一例を示す断面図。
図１２に続く、トランジスタの製造方法の一例を示す断面図。
図１３に続く、トランジスタの製造方法の一例を示す断面図。
図１４に続く、トランジスタの製造方法の一例を示す断面図。
第２実施形態によるワード線スイッチを構成するトランジスタの構成例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ等の半導体メモリである。半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する制御回路としての周辺回路ＰＣと、を備える。
【０００９】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース層ＳＬを介して周辺回路ＰＣに接続される。
【００１０】
メモリストリングＭＳは、ビット線ＢＬ及びソース層ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣと、ソース側選択トランジスタＳＴＳとを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタＳＴＤ、ＳＴＳ等と呼ぶ事がある。
（【００１１】以降は省略されています）

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