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公開番号2025136694
公報種別公開特許公報(A)
公開日2025-09-19
出願番号2024035464
出願日2024-03-08
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/27 20230101AFI20250911BHJP()
要約【課題】高集積化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第1及び第2半導体チップを備える。第1半導体チップは、半導体基板の第1面から、半導体基板の第1面及び第2面の間の第1位置にかけて第1方向に延伸し、第1方向と交差する第2方向に離間する第1部分及び第2部分を含む第1絶縁部材と、半導体基板の第2面から、半導体基板の第1位置にかけて第1方向に延伸し、第1方向から見て第1部分と重なる位置に設けられた第3部分と、第1方向から見て第2部分と重なる位置に設けられた第4部分と、を含む第2絶縁部材と、半導体基板の、第1方向から見て第1部分と第2部分との間の領域に設けられた対象回路と、対象回路の電気特性を調整する制御回路と、半導体基板の第1面に設けられた複数のトランジスタとを備える。
【選択図】図7
特許請求の範囲【請求項１】
互いに接続された第１半導体チップ及び第２半導体チップを備え、
前記第１半導体チップは、
第１方向と交差する第１面及び第２面を有する半導体基板と、
前記半導体基板の前記第１面から、前記半導体基板の前記第１面及び前記第２面の間の第１位置にかけて前記第１方向に延伸し、前記第１方向と交差する第２方向に離間する第１部分及び第２部分を含む第１絶縁部材と、
前記半導体基板の前記第２面から、前記半導体基板の前記第１位置にかけて前記第１方向に延伸し、前記第１方向から見て前記第１部分と重なる位置に設けられた第３部分と、前記第１方向から見て前記第２部分と重なる位置に設けられた第４部分と、を含む第２絶縁部材と、
前記半導体基板の、前記第１方向から見て前記第１部分と前記第２部分との間の領域に設けられた対象回路と、
前記対象回路の電気特性を調整する制御回路と、
前記半導体基板の前記第１面に設けられた複数のトランジスタと、
前記第１方向に延伸し、前記複数のトランジスタに接続された複数の第１コンタクトと、
前記複数の第１コンタクトを介して前記複数のトランジスタに電気的に接続された複数の第１貼合電極とを備え、
前記第２半導体チップは、
前記第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する半導体柱と、
前記第１方向に延伸し、前記複数の第１導電層に接続された複数の第２コンタクトと、
前記複数の第２コンタクトを介して前記複数の第１導電層に接続された複数の第２貼合電極とを備え、
前記第１半導体チップ及び前記第２半導体チップは、前記複数の第１貼合電極が前記複数の第２貼合電極と対向する様に配置される、
半導体記憶装置。
続きを表示（約 1,500 文字）【請求項２】
前記対象回路は、前記半導体基板の、前記第１方向から見て前記第１絶縁部材により囲まれた領域において、前記第１面に設けられた第１トランジスタであり、
前記複数のトランジスタの一部は、前記半導体基板の、前記第１方向から見て前記第１絶縁部材により囲まれた前記領域と異なる位置に設けられており、
前記第１トランジスタと、前記複数のトランジスタの一部とは電気的に接続されている、
請求項１記載の半導体記憶装置。
【請求項３】
前記第１トランジスタは、ＮチャネルＭＯＳトランジスタである、
請求項２記載の半導体記憶装置。
【請求項４】
前記第１半導体チップは、
前記第１方向に延伸し、前記半導体基板の前記第１面に接続された第３コンタクトを備え、
前記半導体基板の、前記第１絶縁部材により囲まれた前記領域は、
第１導電型の不純物を含む第１領域と、
前記第１面の、前記第３コンタクトとの接続部に設けられ、前記第１導電型の不純物を含む第２領域と
備え、
前記第２領域における前記第１導電型の不純物の濃度は、前記第１領域における前記第１導電型の不純物の濃度よりも高い、
請求項２記載の半導体記憶装置。
【請求項５】
前記第１絶縁部材は、前記第１方向から見て、前記第１絶縁部材に対して前記第２絶縁部材と反対側に設けられた第５部分を更に備え、
前記第２絶縁部材は、前記第１方向から見て前記第５部分と重なる位置に設けられた第６部分を更に備え、
前記複数のトランジスタの一部は、前記半導体基板の、前記第１方向から見て前記第１部分と前記第５部分との間の領域に設けられている、
請求項２記載の半導体記憶装置。
【請求項６】
前記複数のトランジスタの一部は、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを含む、
請求項５記載の半導体記憶装置。
【請求項７】
前記半導体基板の、前記第１方向から見て前記第１部分と前記第５部分との間の前記領域は、第１導電型の不純物を含む第３領域と、前記第１導電型と異なる第２導電型の不純物を含むウェル領域とを備え、
前記複数のトランジスタの一部は、前記第３領域に設けられた第２トランジスタ、及び、前記ウェル領域に設けられた第３トランジスタを含む、
請求項５記載の半導体記憶装置。
【請求項８】
前記第１半導体チップは、
前記第１方向に延伸し、前記半導体基板の前記第１面に接続された第４コンタクトを備え、
前記ウェル領域は、
前記第２導電型の不純物を含む第４領域と、
前記第１面の、前記第４コンタクトとの接続部に設けられ、前記第２導電型の不純物を含む第５領域と
備え、
前記第５領域における前記第２導電型の不純物の濃度は、前記第４領域における前記第２導電型の不純物の濃度よりも高い、
請求項７記載の半導体記憶装置。
【請求項９】
前記制御回路は、前記第１トランジスタのボディに印可される電圧を、前記複数のトランジスタの一部のボディに印可される電圧とは独立に制御可能である、
請求項２記載の半導体記憶装置。
【請求項１０】
前記制御回路は、前記第１トランジスタのボディに印可される電圧を制御することで、前記第１トランジスタの閾値電圧を制御する、
請求項９記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 4,400 文字）【背景技術】
【０００２】
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／００８２８９６号明細書
米国特許出願公開第２０２１／０３２００９４号明細書
米国特許出願公開第２０２２／００８５００３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、互いに接続された第１半導体チップ及び第２半導体チップを備える。第１半導体チップは、第１方向と交差する第１面及び第２面を有する半導体基板と、半導体基板の第１面から、半導体基板の第１面及び第２面の間の第１位置にかけて第１方向に延伸し、第１方向と交差する第２方向に離間する第１部分及び第２部分を含む第１絶縁部材と、半導体基板の第２面から、半導体基板の第１位置にかけて第１方向に延伸し、第１方向から見て第１部分と重なる位置に設けられた第３部分と、第１方向から見て第２部分と重なる位置に設けられた第４部分と、を含む第２絶縁部材と、半導体基板の、第１方向から見て第１部分と第２部分との間の領域に設けられた対象回路と、対象回路の電気特性を調整する制御回路と、半導体基板の第１面に設けられた複数のトランジスタと、第１方向に延伸し、複数のトランジスタに接続された複数の第１コンタクトと、複数の第１コンタクトを介して複数のトランジスタに電気的に接続された複数の第１貼合電極とを備える。第２半導体チップは、第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する半導体柱と、第１方向に延伸し、複数の第１導電層に接続された複数の第２コンタクトと、複数の第２コンタクトを介して複数の第１導電層に接続された複数の第２貼合電極とを備える。
【０００６】
第１半導体チップ及び第２半導体チップは、複数の第１貼合電極が複数の第２貼合電極と対向する様に配置される。
【図面の簡単な説明】
【０００７】
第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
電圧生成回路ＶＧ、ドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。
ロウ制御回路ＲｏｗＣ及びブロックデコーダＢＬＫＤの構成を示す模式的な回路図である。
第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
チップＣ
Ｍ
の構成例を示す模式的な上面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
チップＣ
Ｍ
の一部の構成を示す模式的な上面図である。
チップＣ
Ｍ
の一部の構成を示す模式的な断面図である。
フックアップ領域Ｒ
ＨＵ
の構成例を示す模式的な平面図である。
チップＣ
Ｐ
の構成例を示す模式的な下面図である。
ロウ制御回路領域Ｒ
ＲＣ
中の一部の構成を示す模式的な下面図である。
ロウ制御回路領域Ｒ
ＲＣ
中の一部の構成を示す模式的な下面図である。
第１実施形態に係る、半導体基板２００における複数のトランジスタの一部の回路と、これに接続された対象回路を例示する回路図である。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
チップＣ
Ｐ
のＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
のＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
のＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
のＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
のＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
のＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
のＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
ウェハＷ
Ｍ
，Ｗ
Ｐ
を貼合する製造方法について説明するための模式的な断面図である。
ウェハＷ
Ｍ
，Ｗ
Ｐ
を貼合する製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
の半導体基板２００部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
の半導体基板２００部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
の半導体基板２００部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
の半導体基板２００部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
の半導体基板２００部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
の半導体基板２００部分の製造方法について説明するための模式的な断面図である。
チップＣ
Ｐ
の半導体基板２００部分の製造方法について説明するための模式的な断面図である。
比較例に係るメモリダイＭＤの一部の構成を示す模式的な断面図である。
比較例に係るメモリダイＭＤの一部の構成を示す模式的な断面図である。
比較例に係る半導体基板２００における複数のトランジスタの一部と、これに接続された対象回路の構成の接続関係を示す模式的な断面図である。
比較例に係る、半導体基板２００における複数のトランジスタの一部の回路と、これに接続された対象回路を例示する回路図である。
比較例に係る、半導体基板２００における複数のトランジスタの一部の回路と、これに接続された対象回路の構成が占める回路ブロック面積を模式的に示す平面図である。
第１実施形態に係るフットスイッチＦＳＷが使用される別の入出力回路を示すブロック図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
図３９及び図４０に示す抵抗素子の構成を示す模式的な下面図である。
図３９に示す抵抗素子の可変抵抗のメカニズムを説明するための説明図である。
第２実施形態に係る対象回路の部分の製造方法について説明するための模式的な断面図である。
第２実施形態に係る対象回路の部分の製造方法について説明するための模式的な断面図である。
比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
図４５に示す抵抗素子の構成を示す模式的な下面図である。
第２実施形態の変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
図４７に示す抵抗素子の構成を示す模式的な下面図である。
図４７に示す抵抗素子の構成を示す模式的な断面図である。
図４７に示す抵抗素子の可変抵抗のメカニズムを説明するための説明図である。
第２実施形態の変形例に係る対象回路の部分の製造方法について説明するための模式的な断面図である。
第２実施形態の変形例に係る対象回路の部分の製造方法について説明するための模式的な断面図である。
比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
図５３に示す抵抗素子の構成を示す模式的な下面図である。
第２実施形態に係る対象回路が使用されるＶＰＧＭ生成回路９４０の具体的な構成の一例を示すブロック図である。
ラダー回路を説明するための回路図である。
その他の実施形態に係るチップＣ
Ｐ
の半導体基板２００部分の製造方法について説明するための模式的な断面図である。
【発明を実施するための形態】
【０００８】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００９】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【００１０】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
（【００１１】以降は省略されています）

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