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公開番号2025135258
公報種別公開特許公報(A)
公開日2025-09-18
出願番号2024033015
出願日2024-03-05
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/00 20230101AFI20250910BHJP()
要約【課題】半導体記憶装置の歩留まりを向上させる。
【解決手段】実施形態の半導体記憶装置は、第1領域と、上方から見て上記第1領域の外側を囲む第2領域とを有する基板と、上記基板に設けられるウェル領域、及び上方から見て上記ウェル領域を囲むように設けられる上記基板の領域を上記基板に平行な方向に分離する第1部材と、上記第1領域の上方に設けられ、上記基板に垂直な第1方向に互いに離れて並ぶ複数の導電体層と、上記第1領域の上方に設けられ、上記複数の導電体層を貫通し、上記複数の導電体層と交差する各部分がメモリセルとして機能するメモリピラーと、上記第2領域の上方に設けられ、上記第1方向に互いに離れて並ぶ複数の積層部材と、上記第1方向と交差する第2方向において、上記複数の積層部材と上記第1領域との間に設けられる第2部材と、を備え、上記第2部材の下面は、上記第1部材の下面より下方に位置する。
【選択図】図4

特許請求の範囲【請求項１】
第１領域と、上方から見て前記第１領域の外側を囲む第２領域とを有する基板と、
前記基板に設けられるウェル領域、及び上方から見て前記ウェル領域を囲むように設けられる前記基板の領域を前記基板に平行な方向に分離する第１部材と、
前記第１領域の上方に設けられ、前記基板に垂直な第１方向に互いに離れて並ぶ複数の導電体層と、
前記第１領域の上方に設けられ、前記複数の導電体層を貫通し、前記複数の導電体層と交差する各部分がメモリセルとして機能するメモリピラーと、
前記第２領域の上方に設けられ、前記第１方向に互いに離れて並ぶ複数の積層部材と、
前記第１方向と交差する第２方向において、前記複数の積層部材と前記第１領域との間に設けられる第２部材と、
を備え、
前記第２部材の下面は、前記第１部材の下面より下方に位置する、
半導体記憶装置。
続きを表示（約 620 文字）【請求項２】
前記第２領域において壁状に設けられ、前記基板に接続されるガードリングを、
さらに備え、
上方から見て、前記第２部材は、前記ガードリングよりも外側に設けられる、
請求項１記載の半導体記憶装置。
【請求項３】
前記第２部材の下面及び側面の少なくとも部分を覆う欠陥固着部を、さらに備える、
請求項１記載の半導体記憶装置。
【請求項４】
前記第２部材は、前記基板と比較して、低応力を有する、
請求項１記載の半導体記憶装置。
【請求項５】
前記第２部材は絶縁体である、
請求項１記載の半導体記憶装置。
【請求項６】
前記第２部材は、前記基板と同層内に設けられる、
請求項１記載の半導体記憶装置。
【請求項７】
前記第２部材の上面は、前記基板の上面より上方に位置する、
請求項１記載の半導体記憶装置。
【請求項８】
前記複数の積層部材はそれぞれ、前記複数の導電体層と同層に含まれる、
請求項１記載の半導体記憶装置。
【請求項９】
前記複数の積層部材は絶縁体である、
請求項１記載の半導体記憶装置。
【請求項１０】
前記複数の積層部材は導電体である、
請求項１記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのような半導体記憶装置においては、高集積化及び大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
特開平１１－１８６１１９号公報
特開２０２１－１７４９２５号公報
特開２０２０－４７７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の歩留まりを向上させる。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１領域と、上方から見て上記第１領域の外側を囲む第２領域とを有する基板と、上記基板に設けられるウェル領域、及び上方から見て上記ウェル領域を囲むように設けられる上記基板の領域を上記基板に平行な方向に分離する第１部材と、上記第１領域の上方に設けられ、上記基板に垂直な第１方向に互いに離れて並ぶ複数の導電体層と、上記第１領域の上方に設けられ、上記複数の導電体層を貫通し、上記複数の導電体層と交差する各部分がメモリセルとして機能するメモリピラーと、上記第２領域の上方に設けられ、上記第１方向に互いに離れて並ぶ複数の積層部材と、上記第１方向と交差する第２方向において、上記複数の積層部材と上記第１領域との間に設けられる第２部材と、を備え、上記第２部材の下面は、上記第１部材の下面より下方に位置する。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
実施形態に係る半導体記憶装置の平面レイアウトの一例を示す平面図。
実施形態に係る半導体記憶装置の断面構造の一例を示す、図３のＩＶ－ＩＶ線に沿った断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリピラーの断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。
第１変形例に係る半導体記憶装置の平面レイアウトの一例を示す平面図。
第２変形例に係る半導体記憶装置の断面構造の一例を示す断面図。
第３変形例に係る半導体記憶装置が備える欠陥固着部の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００９】
１．実施形態
１．１構成
１．１．１メモリシステム
メモリシステムの構成について、図１を用いて説明する。図１は、実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
【００１０】
メモリシステム３は、例えば、ＳＤ
ＴＭ
カードのようなメモリカード、ＵＦＳ（universal flash storage）、及びＳＳＤ（solid state drive）である。メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。メモリシステム３は、図示しない外部のホスト機器と接続可能に構成される。
（【００１１】以降は省略されています）

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