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公開番号2025136648
公報種別公開特許公報(A)
公開日2025-09-19
出願番号2024035372
出願日2024-03-07
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H10B 43/27 20230101AFI20250911BHJP()
要約【課題】一実施形態は、電気的特性の向上を図ることができる半導体記憶装置を提供する。
【解決手段】一実施形態の半導体記憶装置は、積層体と、複数の柱状体と、複数のビット線と、複数の分断部とを有する。前記複数の分断部は、第3方向に分かれて配置されている。前記複数の分断部は、前記複数の分断部のなかで隣り合う第1分断部と第2分断部とを含む。前記複数の柱状体は、前記第1分断部と前記第2分断部の間の領域において、前記第3方向に延びた第1列に配置された3つ以上の柱状体と、前記第3方向に延びるとともに第2方向で前記第1列と隣り合う第2列に配置された2つ以上の柱状体とを含む。前記3つ以上の柱状体と前記2つ以上の柱状体とは前記第3方向に関して交互に並ぶ。前記3つ以上の柱状体および前記2つ以上の柱状体は、前記複数のビット線のなかで互いに異なるビット線に電気的に接続される。
【選択図】図9
特許請求の範囲【請求項１】
複数のゲート電極層と複数の絶縁層とを含み、前記複数のゲート電極層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
前記積層体内を前記第１方向に延び、前記複数のゲート電極層との交差部にトランジスタが形成される複数の柱状体と、
前記積層体に対して前記第１方向の一方側に配置され、前記第１方向とは交差した第２方向に並び、前記第１方向および前記第２方向とは交差した第３方向にそれぞれ延びた複数のビット線と、
前記第３方向に分かれて配置され、それぞれ前記積層体内を前記第１方向に延び、前記一方側を下方とする場合に前記複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する複数の分断部と、
を備え、
前記複数の分断部は、前記複数の分断部のなかで隣り合う第１分断部と第２分断部とを含み、
前記複数の柱状体は、前記第１分断部と前記第２分断部の間の領域において、前記第３方向に延びた第１列に配置された３つ以上の柱状体と、前記第３方向に延びるとともに前記第２方向で前記第１列と隣り合う第２列に配置された２つ以上の柱状体とを含み、
前記３つ以上の柱状体と前記２つ以上の柱状体とは前記第３方向に関して交互に並び、
前記３つ以上の柱状体および前記２つ以上の柱状体は、前記複数のビット線のなかで互いに異なるビット線に電気的に接続される、
半導体記憶装置。
続きを表示（約 1,700 文字）【請求項２】
前記複数のビット線は、第１ビット線を含み、
前記第１ビット線は、前記積層体とは反対側に向いた第１端と、前記積層体に向いた第２端とを有し、
前記第１端の前記第２方向の幅は、前記第２端の前記第２方向の幅よりも小さい、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ビット線と、前記複数の柱状体に含まれる第１柱状体との間に配置されたコンタクトをさらに備え、
前記コンタクトは、前記第１ビット線の前記第２端に接する端を有し、
前記コンタクトの前記端の前記第２方向の幅は、前記第１ビット線の前記第２端の前記第２方向の幅と同じである、
請求項２に記載の半導体記憶装置。
【請求項４】
前記第１ビット線と、前記複数の柱状体に含まれる第１柱状体との間に位置したコンタクトをさらに備え、
前記コンタクトは、前記第１ビット線に接した第１部分と、前記第１部分と前記第１柱状体との間に設けられた第２部分とを含み、
前記第１部分は、前記第１柱状体に近付くに従い前記第２方向の幅が大きくなり、
前記第２部分は、前記第１柱状体に近付くに従い前記第２方向の幅が小さくなる、
請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
前記第１方向から見た場合に前記複数のビット線と重なる絶縁層と、
前記絶縁層を前記第１方向に貫通したビアと、
前記複数のビット線の間に配置された絶縁部と、
をさらに備え、
前記複数のビット線は、第１ビット線と、前記第１ビット線の隣に位置する第２ビット線とを含み、
前記絶縁層は、前記第１方向から見た場合に前記第１ビット線と重なる第１部分と、前記第１方向から見た場合に前記第２ビット線と重なる第２部分と、前記第１部分および前記第２部分に対して前記複数のビット線とは反対側に位置し、少なくとも前記第２方向に延びた第３部分とを含み、
前記ビアは、前記絶縁層の前記第３部分と前記第１部分を前記第１方向に貫通して前記第１ビット線に接した第１導体部と、前記絶縁層の前記第３部分を前記第１方向に貫通して前記絶縁部に接し、前記第１導体部との間に段差を有した第２導体部とを含む、
請求項１または請求項２に記載の半導体記憶装置。
【請求項６】
前記絶縁部は、前記第２方向で前記複数のビット線の間に位置する空洞部を有した、
請求項５に記載の半導体記憶装置。
【請求項７】
複数のゲート電極層と複数の絶縁層とを含み、前記複数のゲート電極層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
前記積層体内を前記第１方向に延び、前記複数のゲート電極層との交差部にトランジスタが形成される複数の柱状体と、
前記積層体に対して前記第１方向の一方側に配置され、前記第１方向とは交差した第２方向に並び、前記第１方向および前記第２方向とは交差した第３方向にそれぞれ延びた複数のビット線と、
前記第３方向に分かれて配置され、それぞれ前記積層体内を前記第１方向に延び、前記一方側を下方とする場合に前記複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する複数の分断部と、
を備え、
前記複数の分断部は、前記複数の分断部のなかで隣り合う第１分断部と第２分断部とを含み、
前記複数の柱状体は、前記第１分断部と前記第２分断部の間の領域において、前記第３方向に延びた第１列に配置された柱状体として、２つ以下の柱状体のみを含むとともに、前記第３方向に延びるとともに前記第２方向で前記第１列と隣り合う第２列に配置された柱状体として、１つの柱状体のみを含み、
前記２つ以下の柱状体と前記１つの柱状体とは前記第３方向に関して交互に並び、
前記２つ以下の柱状体および前記１つの柱状体は、前記複数のビット線のなかで互いに異なるビット線に電気的に接続される、
半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
メモリセルが３次元に配置されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－４１０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一実施形態は、電気的特性の向上を図ることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態の半導体記憶装置は、積層体と、複数の柱状体と、複数のビット線と、複数の分断部とを備える。前記積層体は、複数のゲート電極層と複数の絶縁層とを含む。前記複数のゲート電極層と前記複数の絶縁層とは、第１方向に１層ずつ交互に積層されている。前記複数の柱状体は、前記積層体内を前記第１方向に延びている。前記複数の柱状体と前記複数のゲート電極層との交差部には、トランジスタが形成される。前記複数のビット線は、前記積層体に対して前記第１方向の一方側に配置されている。前記複数のビット線は、前記第１方向とは交差した第２方向に並ぶ。前記複数のビット線は、前記第１方向および前記第２方向とは交差した第３方向にそれぞれ延びている。前記複数の分断部は、前記第３方向に分かれて配置されている。前記複数の分断部は、それぞれ前記積層体内を前記第１方向に延びている。前記複数の分断部は、前記一方側を下方とする場合に前記複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する。前記複数の分断部は、前記複数の分断部のなかで隣り合う第１分断部と第２分断部とを含む。前記複数の柱状体は、前記第１分断部と前記第２分断部の間の領域において、前記第３方向に延びた第１列に配置された３つ以上の柱状体と、前記第３方向に延びるとともに前記第２方向で前記第１列と隣り合う第２列に配置された２つ以上の柱状体とを含む。前記３つ以上の柱状体と前記２つ以上の柱状体とは前記第３方向に関して交互に並ぶ。前記３つ以上の柱状体および前記２つ以上の柱状体は、前記複数のビット線のなかで互いに異なるビット線に電気的に接続される。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体記憶装置の一部を示すブロック図。
第１実施形態のメモリセルアレイの一部の等価回路を示す図。
第１実施形態の半導体記憶装置の一部を示す断面図。
図３に示された半導体記憶装置のＦ４線で囲まれた領域を拡大して示す断面図。
図４に示された半導体記憶装置のＦ５－Ｆ５線に沿う断面図。
図３に示された半導体記憶装置のＦ６－Ｆ６線に沿う断面図。
図６に示された半導体記憶装置のＦ７線で囲まれた領域を拡大して示す断面図。
図３に示された半導体記憶装置のＦ８－Ｆ８線に沿う断面図。
図８に示された半導体記憶装置のＦ９線で囲まれた領域を拡大して示す断面図。
図８に示された半導体記憶装置のＦ１０線で囲まれた領域を拡大して示す断面図。
図３に示された半導体記憶装置のＦ１１線で囲まれた領域を拡大して示す断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態のビット線周囲の製造方法を説明するための断面図。
第１実施形態のビット線周囲の製造方法を説明するための断面図。
第１実施形態のビット線周囲の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の利点を説明するための図。
第１実施形態の半導体記憶装置の利点を説明するための図。
第１実施形態の第１変形例の半導体記憶装置の一部を示す断面図。
第１実施形態の第２変形例の半導体記憶装置の一部を示す断面図。
第２実施形態の半導体記憶装置の一部を示す断面図。
第２実施形態の半導体記憶装置の一部を示す断面図。
第２実施形態の半導体記憶装置の利点を説明するための図。
第２実施形態の第１変形例の半導体記憶装置の一部を示す断面図。
第２実施形態の第２変形例の半導体記憶装置の一部を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、区別のための数字または英字を末尾に伴う参照符号は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
【０００８】
本出願では用語を以下のように定義される。「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、複数の要素が直接に接続される場合に限定されず、複数の要素が別の要素を間に介在させて接続される場合を含み得る。「重なる」とは、複数の要素が互いに接する場合に限定されず、複数の要素が離れている場合（ある方向から見た場合に複数の要素の投影像同士が重なる場合）を含み得る。
【０００９】
＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向を、以下のように定義する。＋Ｘ方向は、後述するワード線ＷＬが延びた方向である（図３参照）。－Ｘ方向は、＋Ｘ方向の反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合、単にＸ方向と称する。＋Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、ビット線ＢＬが延びた方向である（図６参照）。－Ｙ方向は、＋Ｙ方向の反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合、単にＹ方向と称する。＋Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向である。＋Ｚ方向は、後述するビット線ＢＬから積層体４０に向かう方向である（図３参照）。－Ｚ方向は、＋Ｚ方向の反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合、単にＺ方向と称する。
【００１０】
本出願では、＋Ｚ方向側を「上」、－Ｚ方向側を「下」と称する場合がある。ただしこれら表現は、説明の便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。Ｘ方向は、「第２方向」の一例である。Ｙ方向は、「第３方向」の一例である。また、以下に説明する図面では、説明と関連しない構成の図示が省略される場合がある。
（【００１１】以降は省略されています）

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