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公開番号2025138272
公報種別公開特許公報(A)
公開日2025-09-25
出願番号2024037270
出願日2024-03-11
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 12/00 20230101AFI20250917BHJP()
要約【課題】小さいメモリセルを含んだ記憶装置を提供しようとするものである。
【解決手段】第1記憶素子CCは、第1半導体25aの第1方向Xの側の面と接する。第2絶縁体26は、第1半導体の第1方向と交わる第2方向Zの側の面上にある。第1導電体30は、第2絶縁体の第2方向の側の面上にある。第3絶縁体26は、第1半導体の第2方向と反対向きの第3方向(Z-)の側の面上にある。第2半導体25bは、第1半導体より第3方向に位置する。第2記憶素子CCは、第2半導体の第1方向の側の面と接する。第3絶縁体26は、第2半導体の第3方向の側の面上にある。第2導電体30は、第3絶縁体の第3方向の側の面上にある。第4絶縁体26は、第2半導体の第2方向の側の面上にある。第3導電体21は、第2絶縁体及び第4絶縁体と接する。
【選択図】図6
特許請求の範囲【請求項１】
第１半導体と、
前記第１半導体の第１方向の側の面と接する第１記憶素子と、
前記第１半導体の前記第１方向と交わる第２方向の側の面上の第２絶縁体と、
前記第２絶縁体の前記第２方向の側の面上の第１導電体と、
前記第１半導体の前記第２方向と反対向きの第３方向の側の面上の第３絶縁体と、
前記第１半導体より前記第３方向に位置する第２半導体と、
前記第２半導体の前記第１方向の側の面と接する第２記憶素子と、
前記第２半導体の前記第３方向の側の面上の第３絶縁体と、
前記第３絶縁体の前記第３方向の側の面上の第２導電体と、
前記第２半導体の前記第２方向の側の面上の第４絶縁体と、
前記第２絶縁体及び前記第４絶縁体と接する第３導電体と、
を備える記憶装置。
続きを表示（約 1,500 文字）【請求項２】
前記第１導電体及び前記第２導電体は、前記第１方向及び前記第３方向と交わる第４方向に延びており、
前記第３導電体は、前記第４方向と反対向きの第５方向に延びている、
請求項１に記載の記憶装置。
【請求項３】
前記第１導電体の前記第４方向の側の端において前記第１導電体と接し、前記第２方向に延びている第４導電体と、
前記第２導電体の前記第４方向の側の端において前記第２導電体と接し、前記第２方向に延びている第５導電体と、
前記第３導電体の前記第５方向の側の端において前記第３導電体と接し、前記第２方向に延びている第６導電体と、
をさらに備える、
請求項２に記載の記憶装置。
【請求項４】
前記第２方向に延びており、前記第１半導体及び前記第２半導体と接する第７導電体をさらに備える、
請求項１に記載の記憶装置。
【請求項５】
前記第１半導体より前記第２方向に位置する第３半導体と、
前記第３半導体の前記第１方向の側の面と接する第３記憶素子と、
前記第３半導体の前記第３方向の側の面上の第５絶縁体と、
前記第５絶縁体の前記第３方向の側の面上の第８導電体と、
前記第１導電体と前記第８導電体との間に位置し、前記第１導電体及び前記第８導電体と接する第６絶縁体と、
をさらに備える、
請求項１に記載の記憶装置。
【請求項６】
前記第１半導体と前記第２半導体とは第１間隔を有し、
前記第１半導体と前記第３半導体とは第２間隔を有し、
前記第２間隔は、前記第１間隔より大きい、
請求項５に記載の記憶装置。
【請求項７】
前記第２半導体より前記第３方向に位置する第４半導体と、
前記第４半導体の前記第１方向の側の面と接する第４記憶素子と、
前記第４半導体の前記第２方向の側の面上の第６絶縁体と、
前記第６絶縁体の前記第２方向の側の面上の第９導電体と、
前記第２導電体と前記第９導電体との間に位置し、前記第２導電体及び前記第９導電体と接する第１０絶縁体と、
をさらに備える、
請求項６に記載の記憶装置。
【請求項８】
前記第２半導体と前記第４半導体とは第３間隔を有し、
前記第３間隔は、前記第１間隔より大きい、
請求項７に記載の記憶装置。
【請求項９】
前記第１記憶素子は、キャパシタを備え、
前記第２記憶素子は、キャパシタを備える、
請求項１乃至請求項８のいずれか１項に記載の記憶装置。
【請求項１０】
第１方向に第１長さを有し、ドーパントを第１濃度で含有する第１半導体と、
前記第１半導体の前記第１方向と交わる第２方向の側の面と接する第１記憶素子と、
前記第１半導体上の第１絶縁体と、
前記第１絶縁体上の第１導電体と、
前記第１半導体から前記第１方向及び前記第２方向と交わる第３方向に離れて位置し、前記第１方向に前記第１長さと異なる第２長さを有し、前記ドーパントを前記第１濃度と異なる第２濃度で含有する第２半導体と、
前記第２半導体の前記第２方向の側の面と接する第２記憶素子と、
前記第２半導体上の第２絶縁体と、
前記第２絶縁体上の第２導電体と、
を備える記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、概して、記憶装置に関する。
続きを表示（約 4,500 文字）【背景技術】
【０００２】
３次元に配列されたメモリセルを含んだ記憶装置が知られている。記憶装置の例は、ＤＲＡＭ（Dynamic Random Access Memory）を含む。ＤＲＡＭのメモリセルは、キャパシタに蓄積される電荷を使用して、データを記憶する。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／０２７１０４０号明細書
米国特許出願公開第２０２２／０２７８１０６号明細書
米国特許出願公開第２０２２／０３３５９８２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
小さいメモリセルを含んだ記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置は、第１半導体と、第１記憶素子と、第２絶縁体と、第１導電体と、第３絶縁体と、第２半導体と、第２記憶素子と、第３絶縁体と、第２導電体と、第４絶縁体と、第３導電体と、を含む。上記第１記憶素子は、上記第１半導体の第１方向の側の面と接する。上記第２絶縁体は、上記第１半導体の上記第１方向と交わる第２方向の側の面上にある。上記第１導電体は、上記第２絶縁体の上記第２方向の側の面上にある。上記第３絶縁体は、上記第１半導体の上記第２方向と反対向きの第３方向の側の面上にある。上記第２半導体は、上記第１半導体より上記第３方向に位置する。上記第２記憶素子は、上記第２半導体の上記第１方向の側の面と接する。上記第３絶縁体は、上記第２半導体の上記第３方向の側の面上にある。上記第２導電体は、上記第３絶縁体の上記第３方向の側の面上にある。上記第４絶縁体は、上記第２半導体の上記第２方向の側の面上にある。上記第３導電体は、上記第２絶縁体及び上記第４絶縁体と接する。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態の記憶装置の機能ブロックを示す。
図２は、第１実施形態の記憶装置のメモリセルの構成要素及び構成要素の接続を示す。
図３は、第１実施形態の記憶装置のメモリセルアレイの一部の平面図である。
図４は、第１実施形態の記憶装置のメモリセルアレイの一部の平面図である。
図５は、第１実施形態の記憶装置のメモリセルアレイの一部の平面図である。
図６は、第１実施形態の記憶装置のメモリセルアレイの一部の断面の構造の一例を示す。
図７は、第１実施形態の記憶装置の一部の断面の構造の一例を示す。
図８は、第１実施形態の記憶装置の一部の断面の構造の一例を示す。
図９は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図１０は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図１１は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図１２は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図１３は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図１４は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図１５は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図１６は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図１７は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図１８は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図１９は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図２０は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図２１は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図２２は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図２３は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図２４は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図２５は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図２６は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図２７は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図２８は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図２９は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図３０は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図３１は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図３２は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図３３は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図３４は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図３５は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図３６は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図３７は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図３８は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図３９は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図４０は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図４１は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図４２は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図４３は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図４４は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図４５は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図４６は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図４７は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図４８は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図４９は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図５０は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図５１は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図５２は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図５３は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図５４は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図５５は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図５６は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図５７は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図５８は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図５９は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図６０は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図６１は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図６２は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図６３は、第１実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図６４は、第２実施形態の記憶装置のメモリセルアレイの一部の断面の構造の一例を示す。
図６５は、第２実施形態の記憶装置の半導体とドーパントの濃度との関係を示す。
図６６は、第２実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図６７は、第２実施形態の記憶装置の半導体とドーパントの濃度との関係を示す。
図６８は、第２実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図６９は、第２実施形態の記憶装置の半導体とドーパントの濃度との関係を示す。
図７０は、第２実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
図７１は、第２実施形態の記憶装置の製造工程の間の断面の構造の一例を示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。
【０００９】
以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。ｘ軸はｘ方向に延びている。ｙ軸はｙ方向に延びている。ｚ軸はｚ方向に延びている。図の縦軸のプラス方向は上側、マイナス方向は下側と称される場合がある。図の横軸のプラス方向は右側、マイナス方向は左側と称される場合がある。また、ｚ軸上でより大きい座標を有する側は、上側、より小さい座標を有する側は下側と称される場合がある。
【００１０】
１．第１実施形態
１．１．構造（構成）
図１は、第１実施形態の記憶装置の機能ブロックを示す。記憶装置１は、データを記憶する装置である。図１に示されているように、記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、電圧生成回路１４、ロウ選択回路１５、カラム選択回路１６、書込み回路１７、読出し回路１８、センスアンプ１９、及びバックゲートドライバ２０を含む。
（【００１１】以降は省略されています）

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