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公開番号2025135879
公報種別公開特許公報(A)
公開日2025-09-19
出願番号2024033921
出願日2024-03-06
発明の名称演算回路、メモリシステムおよび制御方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H03M 13/15 20060101AFI20250911BHJP(基本電子回路)
要約【課題】演算回路の規模を抑制する。
【解決手段】演算回路は、第1代入回路と第2代入回路とを備える。第1代入回路は、誤り位置多項式の1次からs次の係数で表される第1入力多項式に検査値を代入してp/2個の第1評価値を計算する。第2代入回路は、第2評価値を計算する。演算回路は、誤り数がt/2以下の場合、p/2個の第1検査値を代入して計算された第1評価値から計算される誤り位置情報と、第1入力多項式の係数を変換した係数で表される第2入力多項式に第1検査値を代入して計算された第2評価値から計算される誤り位置情報と、を含むp個の誤り位置情報を出力する。演算回路は、誤り数がt/2より大きい場合、第1評価値と、誤り位置多項式の(s+1)次からt次の係数で表される第3多項式により計算された第2評価値を変換した第3評価値とに基づいて計算されるp/2個の誤り位置情報を出力する。
【選択図】図1
特許請求の範囲【請求項１】
符号長がｎビット（ｎは２以上の整数）であり、ｔビット（ｔは２以上の整数）以下の誤りを訂正する誤り訂正符号に対する誤り位置多項式の１次からｓ次（ｓはｔ／２以上の最小の整数、または、ｔ／２以下の最大の整数）までの係数で表される第１入力多項式に、ｐ／２個（ｐは、２≦ｐ＜ｎを満たす偶数の整数）の検査値を代入することにより、ｐ／２個の第１評価値を計算する第１代入回路と、
ｐ／２個の第２評価値を計算する第２代入回路と、を備え、
誤り数がｔ／２以下の場合、ｐ個の検査値のうち１番目からｐ／２番目までのｐ／２個の第１検査値を代入することにより前記第１代入回路により計算された前記第１評価値に基づいて計算されるｐ／２個の誤り位置情報と、前記第１入力多項式の係数を変換して得られる係数で表される第２入力多項式に対して、前記第１検査値を代入することにより前記第２代入回路により計算された前記第２評価値に基づいて計算されるｐ／２個の誤り位置情報と、を含むｐ個の誤り位置情報を出力し、
誤り数がｔ／２より大きい場合、前記誤り位置多項式の（ｓ＋１）次からｔ次までの係数で表される第３入力多項式に前記第１検査値を代入することにより前記第２代入回路により計算された前記第２評価値を第３評価値に変換し、前記第１検査値を代入することにより前記第１代入回路により計算された前記第１評価値と、前記第３評価値と、に基づいて計算されるｐ／２個の誤り位置情報を出力する、
演算回路。
続きを表示（約 2,200 文字）【請求項２】
誤り数がｔ／２以下の場合、前記第１入力多項式のｋ次（ｋは１≦ｋ≦ｔ／２を満たす整数）の係数に原始元αの（ｋｐ／２）乗を乗算することにより、前記第２入力多項式の係数を求める、
請求項１に記載の演算回路。
【請求項３】
誤り数がｔ／２より大きい場合、ｐ／２個の前記第２評価値に、予め定められたｐ／２個の乗算値をそれぞれ乗じることにより、前記第３評価値を計算する、
請求項１に記載の演算回路。
【請求項４】
前記第１代入回路は、前記第１入力多項式にｐ／２個の検査値を並列に代入して、ｐ／２個の前記第１評価値を計算し、
前記第２代入回路は、前記第２入力多項式または前記第３入力多項式にｐ／２個の検査値を並列に代入して、ｐ／２個の前記第２評価値を計算する、
請求項１に記載の演算回路。
【請求項５】
前記第１代入回路により計算された前記第１評価値と、前記第３評価値と、を加算することにより、ｐ／２個の第４評価値を計算し、前記第４評価値を用いてｐ／２個の前記誤り位置情報を計算する、
請求項１に記載の演算回路。
【請求項６】
前記誤り訂正符号は、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、または、ＲＳ（Reed-Solomon）符号である、
請求項１に記載の演算回路。
【請求項７】
不揮発性メモリと、
符号長がｎビット（ｎは２以上の整数）でありｔビット（ｔは２以上の整数）以下の誤りを訂正するための誤り訂正符号を前記不揮発性メモリに書き込むメモリコントローラと、を備え、
前記メモリコントローラは、
前記不揮発性メモリから前記誤り訂正符号を読み出し
前記読み出された誤り訂正符号を受信語としてシンドロームを計算し、
前記シンドロームに基づいて、誤り位置多項式の係数および誤り数を決定し、
前記メモリコントローラは、
前記誤り位置多項式の１次からｓ次（ｓはｔ／２以上の最小の整数、または、ｔ／２以下の最大の整数）までの係数である第１の係数を記憶する第１のレジスタと、
前記誤り位置多項式の（ｓ＋１）次からｔ次までの係数である第２の係数を記憶する第２のレジスタと、
前記誤り位置多項式の０次の係数である第３の係数を記憶する第３のレジスタと、
前記第１の係数を係数として有する第１多項式に１番目からｐ／２番目までのｐ／２個（ｐは、２≦ｐ＜ｎを満たす偶数の整数）の第１検査値をそれぞれ代入することで、ｐ／２個の第１評価値を出力する第１回路と、
前記第１の係数を変換して第４の係数を出力する第１の乗算器と、
前記第１の乗算器から出力される第４の係数と前記第２の係数のうち一方を出力する第１のセレクタと
前記第１のセレクタから出力される係数である第５の係数を係数として有する第２多項式に前記ｐ／２個の第１検査値をそれぞれ代入することで、ｐ／２個の第２評価値を出力する第２回路と、
ｐ／２個の第１の値と前記ｐ／２個の前記第２評価値のうちいずれか一方を出力する第２のセレクタと、
前記第２のセレクタから出力されたｐ／２個の第２の値を変換してｐ／２個の第３評価値を出力する第２の乗算器と、
前記ｐ／２個の前記第１評価値と、前記ｐ／２個の前記第３評価値と、前記第３の係数と、に基づいてｐ／２個の第１の誤り位置情報を出力する第１の加算器と、
前記ｐ／２個の第２評価値と、前記第３の係数と、に基づいてｐ／２個の第２の誤り位置情報を出力する第２の加算器と、
を含み、
前記誤り数がｔ／２以下の場合、前記第１のセレクタは前記第１の乗算器から出力される前記第４の係数を出力し、前記第２のセレクタは前記ｐ／２個の前記第１の値を出力し、前記メモリコントローラは前記ｐ／２個の前記第１の誤り位置情報と前記ｐ／２個の前記第２の誤り位置情報とを含むｐ個の誤り位置情報に基づいて誤り位置を決定し、
前記誤り数がｔ／２より大きい場合、前記第１のセレクタは前記第２の係数を出力し、前記第２のセレクタは前記ｐ／２個の前記第２評価値を出力し、前記メモリコントローラは前記ｐ／２個の前記第１の誤り位置情報に基づいて誤り位置を決定する
メモリシステム。
【請求項８】
前記誤り数がｔ／２以下の場合、前記第２の加算器により出力されるｐ／２個の前記第２の誤り位置情報を出力し、前記誤り数がｔ／２より大きい場合、無効データを出力する第３のセレクタをさらに備える、
請求項７に記載のメモリシステム。
【請求項９】
前記第１の値は０である
請求項７に記載のメモリシステム。
【請求項１０】
前記第１の係数、前記第２の係数、前記第４の係数は、いずれも、２
ｍ
個（ｍは１以上の整数）の要素を有するガロア体ＧＦ（２
ｍ
）の元であり、
前記第１の乗算器による前記第１の係数の変換は、前記第１の係数のうちのｋ次（ｋは１≦ｋ≦ｔ／２を満たす整数）の係数にガロア体ＧＦ（２
ｍ
）の原始元αの（ｋｐ／２）乗を乗算することを含む
請求項７に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、演算回路、メモリシステムおよび制御方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
メモリシステムでは、ＮＡＮＤ型フラッシュメモリ等のメモリに記憶するデータを保護するために、誤り訂正符号化されたデータがメモリに記憶される。このため、メモリに記憶されたデータを読み出す際には、メモリから読み出された誤り訂正符号化されたデータ（受信語とも称される。）を復号して誤り訂正符号化される前のデータを復元する。
【０００３】
誤り訂正符号については、誤り位置多項式を用いた復号技術が知られている。例えば、誤り位置多項式を用いて誤り位置を計算する手法として、チェンサーチが知られている。チェンサーチは、誤り位置多項式に順次値を代入し、誤り位置多項式の出力値が０となる値に基づいて誤り位置を探索する手法である。復号処理の中では、チェンサーチのような誤り位置多項式の根を探索する処理のための演算回路の規模が大きくなる傾向がある。
【先行技術文献】
【特許文献】
【０００４】
米国特許出願公開第２０１８／０２４１４１５号明細書
米国特許出願公開第２０２１／０２６３７９７号明細書
米国特許出願公開第２０１１／００７２３３４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、復号処理などの演算に用いられる演算回路の規模を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の演算回路は、第１代入回路と第２代入回路とを備える。第１代入回路は、誤り位置多項式の１次からｓ次の係数で表される第１入力多項式に検査値を代入してｐ／２個の第１評価値を計算する。第２代入回路は、第２評価値を計算する。演算回路は、誤り数がｔ／２以下の場合、ｐ／２個の第１検査値を代入して計算された第１評価値から計算される誤り位置情報と、第１入力多項式の係数を変換した係数で表される第２入力多項式に第１検査値を代入して計算された第２評価値から計算される誤り位置情報と、を含むｐ個の誤り位置情報を出力する。演算回路は、誤り数がｔ／２より大きい場合、第１評価値と、誤り位置多項式の（ｓ＋１）次からｔ次の係数で表される第３多項式により計算された第２評価値を変換した第３評価値とに基づいて計算されるｐ／２個の誤り位置情報を出力する。
【図面の簡単な説明】
【０００７】
実施形態に係るメモリシステムのブロック図。
実施形態の復号部のブロック図。
構成例１の誤り位置計算部を示すブロック図。
演算器の出力の例を説明するための図。
構成例１の誤り位置計算部を示すブロック図。
誤り数が少ない場合の計算の例を示す図。
誤り数が多い場合の計算の例を示す図。
構成例２の誤り位置計算部の動作を説明するための図。
構成例２の誤り位置計算部の動作を説明するための図。
構成例３の誤り位置計算部の動作を説明するための図。
構成例３の誤り位置計算部の動作を説明するための図。
実施形態の誤り位置計算部の構成例を示すブロック図。
誤り数が多い場合の誤り位置計算部による計算の例を示す図。
誤り位置計算部のより詳細な構成例を示すブロック図。
誤り位置計算部のより詳細な構成例を示すブロック図。
誤り位置計算部のより詳細な構成例を示すブロック図。
実施形態における復号処理の一例を示すフローチャート。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、この発明にかかる演算回路の好適な実施形態を詳細に説明する。以下では、誤り訂正符号の復号時に誤り位置多項式の根の探索を行う演算回路を含むメモリシステムを例に説明する。演算回路を用いる構成はこの例に限られず、どのようなシステム（装置、機器）であってもよい。
【０００９】
まず、本実施形態に係るメモリシステムについて、図面を参照して詳細に説明する。図１は、本実施形態に係るメモリシステムの概略構成例を示すブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とを備える。メモリシステム１は、ホスト３０と接続可能であり、図１ではホスト３０と接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器であってよい。
【００１０】
不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリという）である。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２０として３次元構造フラッシュメモリ、ＲｅＲＡＭ（Resistive Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等のＮＡＮＤメモリ以外の記憶装置を用いることも可能である。また、不揮発性メモリ２０が半導体メモリであることは必須ではなく、半導体メモリ以外の種々の記憶媒体に対して本実施形態を適用することも可能である。
（【００１１】以降は省略されています）

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