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公開番号2025107582
公報種別公開特許公報(A)
公開日2025-07-18
出願番号2025035058
出願日2025-03-06
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10D 30/62 20250101AFI20250711BHJP()
要約【課題】信頼性が向上した半導体素子を提供する。
【解決手段】
本発明の実施形態による半導体素子は、第1方向に沿った側面を有し、上記第1方向と交差する第2方向に延びるゲート構造物と、上記ゲート構造物の上記側面上に配置されるソース/ドレイン領域と、上記第1方向及び上記第2方向と交差する第3方向に沿って互いに離隔し、上記ゲート構造物によって囲まれる複数のチャネル層と、上記ゲート構造物と上記ソース/ドレイン領域との間に配置される複数の内部スペーサを含み、上記複数の内部スペーサは、低いレベルに位置するほど上記第3方向への高さが大きく、低いレベルに位置するほど上記第1方向への厚さは小さい。
【選択図】図2

特許請求の範囲【請求項１】
第１方向に沿った側面を有し、前記第１方向と交差する第２方向に延びるゲート構造物と、
前記ゲート構造物の前記側面上に配置されるソース／ドレイン領域と、
前記第１方向及び前記第２方向と交差する第３方向に沿って互いに離隔し、前記ゲート構造物によって囲まれる複数のチャネル層と、
前記ゲート構造物と前記ソース／ドレイン領域との間に配置される複数の内部スペーサを含み、
前記複数の内部スペーサは、
低いレベルに位置するほど、前記第３方向への高さが大きく、
低いレベルに位置するほど、前記第１方向への厚さは小さい、半導体素子。
続きを表示（約 1,500 文字）【請求項２】
前記複数のチャネル層は、上から順に配置される第１～第３チャネル層を含み、
前記複数の内部スペーサは、上から順に配置される第１～第３内部スペーサを含み、
前記ソース／ドレイン領域は、前記複数のチャネル層と接触する第１エピタキシャル層と、前記第１エピタキシャル層上の第２エピタキシャル層を含み、
前記第１方向に、前記第３内部スペーサが前記第２エピタキシャル層と離隔する距離は、前記第１内部スペーサが前記第２エピタキシャル層と離隔する距離、及び前記第２内部スペーサが前記第２エピタキシャル層と離隔する距離のそれぞれよりも大きい、請求項１に記載の半導体素子。
【請求項３】
前記複数のチャネル層は、上から順に配置される第１～第３チャネル層を含み、
前記複数の内部スペーサは、上から順に配置される第１～第３内部スペーサを含み、
前記第１チャネル層と前記第１内部スペーサとの接触面積は、前記第３チャネル層と前記第３内部スペーサとの接触面積よりも大きい、請求項１に記載の半導体素子。
【請求項４】
前記複数の内部スペーサは、上から順に配置される第１～第３内部スペーサを含み、
前記第１方向において、前記ゲート構造物の前記第１内部スペーサと接触する部分と前記ソース／ドレイン領域が離隔する距離は、前記ゲート構造物の前記第３内部スペーサと接触する部分と前記ソース／ドレイン領域が離隔する距離よりも大きい、請求項１に記載の半導体素子。
【請求項５】
前記複数のチャネル層は、上から順に配置される第１～第３チャネル層を含み、
前記複数の内部スペーサは、上から順に配置される第１～第３内部スペーサを含み、
前記第３方向において、第３内部スペーサの高さは、前記第３チャネル層の高さよりも大きい、請求項１に記載の半導体素子。
【請求項６】
前記ソース／ドレイン領域の前記複数の内部スペーサと接触する側面部分は、前記複数のチャネル層と接触する側面部分よりも前記ゲート構造物に向かって突出する、請求項１に記載の半導体素子。
【請求項７】
前記複数の内部スペーサは、上部から順に配置される第１～第３内部スペーサを含み、
前記ソース／ドレイン領域の前記第３内部スペーサと接触する側面部分は、前記第１内部スペーサと接触する側面部分及び前記第２内部スペーサと接触する側面部分よりも前記ゲート構造物に向かってさらに突出する、請求項１に記載の半導体素子。
【請求項８】
前記複数のチャネル層は、上から順に配置される第１～第３チャネル層を含み、
前記複数の内部スペーサは、上から順に配置される第１～第３内部スペーサを含み、
前記第２チャネル層の下面のうち、前記ゲート構造物と接触する下面部分は、前記第２内部スペーサと接触する下面部分と同じまたは高いレベルに位置し、
前記第２チャネル層の上面のうち、前記ゲート構造物と接触する上面部分は、前記第１内部スペーサと接触する上面部分と同じまたは低いレベルに位置する、請求項１に記載の半導体素子。
【請求項９】
前記複数のチャネル層のそれぞれの中央部分の前記第３方向への高さは、前記複数のチャネル層のそれぞれの前記第１方向に沿った側面部分の前記第３方向への高さよりも小さい、請求項１に記載の半導体素子。
【請求項１０】
前記複数の内部スペーサのうち少なくとも１つは、前記ゲート構造物と接触する側面が前記ゲート構造物に向かって凹状である、請求項１に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関するものである。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
半導体素子に対する高性能、高速化及び／又は多機能化等に対する要求が増加するにつれて、半導体素子の集積度が増加している。半導体素子の高集積化の傾向に対応した微細パターンの半導体素子を製造する上で、微細な幅または微細な離隔距離を有するパターンを実現することが要求される。また、平面型（ｐｌａｎａｒ）ＭＯＳＦＥＴ（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）の大きさの縮小による動作特性の限界を克服するために、３次元構造のチャネルを備えるＦｉｎＦＥＴを含む半導体素子を開発するための努力が進められている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題のうち一つは、集積度及び信頼性が向上した半導体素子を提供することである。
【課題を解決するための手段】
【０００４】
例示的な実施形態による半導体装置は、第１方向に沿った側面を有し、上記第１方向と交差する第２方向に延びるゲート構造物と、上記ゲート構造物の上記側面上に配置されるソース／ドレイン領域と、上記第１方向及び上記第２方向と交差する第３方向に沿って互いに離隔し、上記ゲート構造物によって囲まれる複数のチャネル層と、上記ゲート構造物と上記ソース／ドレイン領域との間に配置される複数の内部スペーサを含み、上記複数の内部スペーサは、低いレベルに位置するほど上記第３方向への高さが大きく、低いレベルに位置するほど上記第１方向への厚さは小さいことができる。
【０００５】
例示的な実施形態による半導体素子は、第３方向に沿って互いに離隔する複数のチャネル層と、上記第３方向と交差する第２方向に延び、上記複数のチャネル層を囲むゲート構造物と、上記ゲート構造物の上記第２方向及び上記第３方向と交差する第１方向への側面上に配置されるソース／ドレイン領域と、上記ゲート構造物と上記ソース／ドレイン領域との間に配置される複数の内部スペーサを含み、上記複数の内部スペーサのうち最も高いレベルに位置した第１内部スペーサは、他のレベルに位置した第２内部スペーサよりも上記第３方向への高さは小さく、上記第１方向への厚さは大きいことができる。
【０００６】
例示的な実施形態による半導体装置は、第１方向に沿った側面を有し、上記第１方向と交差する第２方向に延びるゲート構造物と、上記ゲート構造物の上記側面上に配置されるソース／ドレイン領域と、上記第１方向及び上記第２方向と交差する第３方向に沿って互いに離隔し、上から順に配置される第１～第３チャネル層を含み、上記ゲート構造物によって囲まれる複数のチャネル層と、上記ゲート構造物と上記ソース／ドレイン領域を離隔させ、上から順に配置される第１～第３内部スペーサを含む複数の内部スペーサを含み、上記ゲート構造物は上記第１内部スペーサ上の第１ゲート部分、上記第２内部スペーサ上の第２ゲート部分、及び上記第３内部スペーサ上の第３ゲート部分を含み、上記第１～第３ゲート部分のうち１つは、残りのゲート部分と上記第３方向への高さ及び上記第１方向への幅が異なる場合がある。
【発明の効果】
【０００７】
ソース／ドレイン導電型に応じて、内部スペーサの構造や物質を最適化することにより、信頼性が向上した半導体素子が提供されることができる。
【０００８】
本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解することができる。
【図面の簡単な説明】
【０００９】
例示的な実施形態による半導体素子を示す概略的な平面図（ｔｏｐｖｉｅｗ）である。
例示的な実施形態による半導体素子を示す概略的な断面図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す概略的な断面図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した部分拡大図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した部分拡大図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した部分拡大図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示した部分拡大図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照して本発明の実施形態を以下のように説明する。以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」等の用語は図面符号で表記され、別途に称される場合を除き、図面を基準として称するものと理解することができる。
（【００１１】以降は省略されています）

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