特許ウォッチ

公開番号2025106788
公報種別公開特許公報(A)
公開日2025-07-16
出願番号2024178486
出願日2024-10-11
発明の名称半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H01L 25/04 20230101AFI20250709BHJP(基本的電気素子)
要約【課題】積層されたブリッジダイを有する半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体パッケージは、半導体基板、及び前記半導体基板の上面に配置される上部ボンディングパッドを有する第1半導体チップと、前記第1半導体チップ上に配置され、ブリッジ基板、及び前記ブリッジ基板の下面に配置されて前記上部ボンディングパッドと接触する下部パッドを含み、前記第1半導体チップの外部に少なくとも一部が突出しているブリッジダイと、を含み、前記ブリッジダイと前記第1半導体チップは互いに異なる構造を含む。
【選択図】図2

特許請求の範囲【請求項１】
半導体基板、及び前記半導体基板の上面に配置される上部ボンディングパッドを有する第１半導体チップと、
前記第１半導体チップ上に配置され、ブリッジ基板、及び前記ブリッジ基板の下面に配置されて前記上部ボンディングパッドと接触する下部パッドを含み、前記第１半導体チップの外部に少なくとも一部が突出しているブリッジダイと、を含み、
前記ブリッジダイと前記第１半導体チップは互いに異なる構造を含む、半導体パッケージ。
続きを表示（約 1,400 文字）【請求項２】
前記下部パッドは、
前記第１半導体チップの前記上部ボンディングパッドと接触してボンディングされる第１下部パッドと、
前記第１下部パッドと共面をなして前記第１半導体チップの外部に露出している第２下部パッドと、を含む、請求項１に記載の半導体パッケージ。
【請求項３】
前記ブリッジダイは、前記ブリッジ基板の下部に前記下部パッドを露出する下部絶縁層をさらに含み、
前記第１半導体チップは、前記半導体基板の上面に前記上部ボンディングパッドを露出する上部絶縁層をさらに含み、
前記下部絶縁層と前記上部絶縁層とが互いに接合し、前記第１下部パッドと前記上部ボンディングパッドとが互いに接合してハイブリッドボンディングをなす、請求項２に記載の半導体パッケージ。
【請求項４】
前記第２下部パッドは、前記第１下部パッドよりも大きい幅を有する、請求項２に記載の半導体パッケージ。
【請求項５】
前記第１半導体チップは、前記上部ボンディングパッドと連結され、前記半導体基板を貫通する貫通ビアをさらに含む、請求項１に記載の半導体パッケージ。
【請求項６】
前記ブリッジダイは、前記下部パッドと連結され、前記ブリッジ基板を貫通する貫通ビアをさらに含む、請求項５に記載の半導体パッケージ。
【請求項７】
絶縁層及び前記絶縁層内に配置される配線層を含み、前記絶縁層の上面に配置される上部コンタクトパッド及び前記絶縁層の下面に配置される下部コンタクトパッドを含む再配線構造物と、
前記再配線構造物上に配置され、半導体基板、及び前記半導体基板の上面に配置される上部ボンディングパッドを有する第１半導体チップと、
前記再配線構造物上において、前記第１半導体チップの周辺に配置される少なくとも一つの第２半導体チップと、
前記第１半導体チップ上に配置され、ブリッジ基板、及び前記ブリッジ基板の下面に配置されて前記上部ボンディングパッドと接触する下部パッドを含み、前記第１半導体チップの外部に少なくとも一部が突出しているブリッジダイと、
前記第１半導体チップの外部に露出する前記ブリッジダイの前記下部パッドと前記再配線構造物の前記上部コンタクトパッドとを連結する垂直導電構造物と、を含む、半導体パッケージ。
【請求項８】
前記ブリッジダイの前記下部パッドは、前記第１半導体チップの前記上部ボンディングパッドと接合する第１下部パッドと、前記垂直導電構造物と接合する第２下部パッドと、を含み、
前記再配線構造物の前記上部コンタクトパッドは、前記第１半導体チップ及び前記第２半導体チップの下部に配置される第１上部コンタクトパッド及び前記垂直導電構造物の下部に配置される第２上部コンタクトパッドを含む、請求項７に記載の半導体パッケージ。
【請求項９】
前記ブリッジダイは、前記第１半導体チップと前記第２半導体チップとの間の離隔空間に突出している、請求項７に記載の半導体パッケージ。
【請求項１０】
当該半導体パッケージは、前記垂直導電構造物から前記再配線構造物の配線層を通り、前記第２半導体チップに電気的連結をなす、請求項７に記載の半導体パッケージ。

発明の詳細な説明【技術分野】
【０００１】
本発明は半導体パッケージに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
電子産業の発展及びユーザの要求に応じて、電子機器はより小型化及び軽量化しており、電子機器に使用される半導体パッケージに対しては、小型化及び軽量化と共に高性能及び大容量が要求されている。小型化及び軽量化と共に高性能及び大容量を実現するために、貫通電極（ｔｈｒｏｕｇｈｓｉｌｉｃｏｎｖｉａ、ＴＳＶ）を含む半導体チップ及び上記半導体チップが積層された半導体パッケージに対する研究及び開発が絶えず行われている。複数の半導体チップ間の相互連結は、プリント回路基板によって保証されることができないため、別個のインターポーザによって連結されることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題の一つは、構造的な信頼性が向上した、積層された半導体チップを有する半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００４】
上記技術的課題を達成するために、本発明の一実施形態は、半導体基板、上記半導体基板の上面に配置される上部ボンディングパッドを有する第１半導体チップと、上記第１半導体チップ上に配置され、ブリッジ基板、上記ブリッジ基板の下面に配置されて上記上部ボンディングパッドと接触する下部パッドを含み、上記第１半導体チップの外部に少なくとも一部が突出しているブリッジダイと、を含み、上記ブリッジダイと上記第１半導体チップは互いに異なる構造を含む半導体パッケージを提供することができる。
【０００５】
上記技術的課題を達成するために、本発明の一実施形態は、絶縁層及び上記絶縁層内に配置される配線層を含み、上記絶縁層の上面に配置される上部コンタクトパッド及び上記絶縁層の下面に配置される下部コンタクトパッドを含む再配線構造物と、上記再配線構造物上に配置され、半導体基板、上記半導体基板の上面に配置される上部ボンディングパッドを有する第１半導体チップと、上記再配線構造物上において、上記第１半導体チップの周辺に配置される少なくとも一つの第２半導体チップと、上記第１半導体チップ上に配置され、ブリッジ基板、上記ブリッジ基板の下面に配置されて上記上部ボンディングパッドと接触する下部パッドを含み、上記第１半導体チップの外部に少なくとも一部が突出しているブリッジダイと、上記第１半導体チップの外部に露出する上記ブリッジダイの上記下部パッドと上記再配線構造物の上記上部コンタクトパッドとを連結する垂直導電構造物と、を含む半導体パッケージを提供することができる。
【発明の効果】
【０００６】
上述した実施形態によれば、ロジックチップ上に、ロジックチップの一部の機能ブロックを別個のチップとして形成し、ブリッジダイ（例えば、半導体ブリッジ）として取り付けることにより、パッケージ上におけるロジックチップの面積を減らすことができる。特に、複数のメモリチップと直接連結されるメモリコントローラと大きな面積を占めるキャッシュメモリを別個のブリッジダイに分離して垂直配置することにより、キャッシュメモリのサイズをさらに拡張することができる。特に、ロジックチップの上部に配置されるブリッジダイを様々な個数で実現することにより、メモリチップの個数に応じて最適な個数及び最適な形状のブリッジダイを実現することができる。
【０００７】
本発明の多様でありながらも有益な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
【図面の簡単な説明】
【０００８】
本発明の実施形態に係る半導体パッケージを示す図である。
図１のＩ－Ｉ’線に沿った一実施形態を示す概略的な断面図である。
図１の半導体パッケージを図２のＩＩ－ＩＩ’線に沿って切開して示す平面図である。
図２の「Ａ」領域を拡大して示す断面図である。
本発明の他の実施形態に係る半導体パッケージを示す拡大断面図である。
本発明の他の実施形態に係る半導体パッケージを示す拡大断面図である。
本発明の他の実施形態に係る半導体パッケージを示す平面図である。
本発明の他の実施形態に係る半導体パッケージを示す平面図である。
本発明の他の実施形態に係る半導体パッケージを示す平面図である。
図９の半導体パッケージをＩＩＩ－ＩＩＩ’線に沿って切開して示す断面図である。
本発明の他の実施形態に係る半導体パッケージを示す平面図である。
本発明の他の実施形態に係る半導体パッケージを示す平面図である。
本発明の他の実施形態に係る半導体パッケージを示す平面図である。
【発明を実施するための形態】
【０００９】
以下、添付の図面を参照して本発明の実施形態について詳細に説明する。
【００１０】
図１は本発明の実施形態に係る半導体パッケージを示す図であり、図２は図１のＩ－Ｉ’線に沿った一実施形態を示す概略的な断面図であり、図３は図１の半導体パッケージを図２のＩＩ－ＩＩ’線に沿って切開して示す平面図であり、図４は図２の「Ａ」領域を拡大して示す断面図である。
（【００１１】以降は省略されています）

関連特許