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公開番号2025093291
公報種別公開特許公報(A)
公開日2025-06-23
出願番号2024162630
出願日2024-09-19
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 30/60 20250101AFI20250616BHJP()
要約【課題】集積度及び信頼性が向上した半導体素子を提供する。
【解決手段】半導体素子100Bは、基板101と、基板上でY方向に延び、第1活性領域105aと交差する第1ゲート構造物及び第2活性領域105bと交差する第2ゲート構造物を含むゲート構造物160、基板の上面に垂直なZ方向に沿って互いに離隔し、ゲート構造物によって囲まれた複数のチャネル層140、ゲート構造物の夫々の一側において、複数のチャネル層140と連結され、第1導電型を有する第1ソース/ドレイン領域130a、第2導電型を有する第2ソース/ドレイン領域を含むソース/ドレイン領域130b、第1ゲート構造物と第1ソース/ドレイン領域との間に配置された第1内部スペーサ及び第2ゲート構造物と第2ソース/ドレイン領域との間に配置された第2内部スペーサを含み、第1内部スペーサのX方向への中心厚さは、第2内部スペーサのX方向への中心厚さよりも大きい。
【選択図】図5
特許請求の範囲【請求項１】
第１方向に延び、前記第１方向と交差する第２方向に互いに離隔して配置された第１及び第２活性領域を含む複数の活性領域を含む基板と、
前記基板上で前記第２方向に延び、前記第１活性領域と交差する第１ゲート構造物及び前記第２活性領域と交差する第２ゲート構造物を含む複数のゲート構造物と、
それぞれの前記複数の活性領域上で、前記基板の上面に垂直な第３方向に沿って互いに離隔し、前記ゲート構造物によって囲まれた複数のチャネル層と、
前記複数のゲート構造物のぞれぞれの一側で、前記第１活性領域がリセスされた領域に配置され、前記第１活性領域上の前記複数のチャネル層と連結され、第１導電型を有する第１ソース／ドレイン領域と、前記第２活性領域がリセスされた領域に配置され、前記第２活性領域上の前記複数のチャネル層と連結され、前記第１導電型とは異なる第２導電型を有する第２ソース／ドレイン領域を含む複数のソース／ドレイン領域と、
前記第１活性領域上の前記複数のチャネル層のそれぞれの下において、前記第１ゲート構造物と前記第１ソース／ドレイン領域との間に配置された第１内部スペーサと、
前記第２活性領域上の前記複数のチャネル層のそれぞれの下において、前記第２ゲート構造物と前記第２ソース／ドレイン領域との間に配置された第２内部スペーサを含み、
前記第１内部スペーサのそれぞれは、スペーサ誘電体層及び前記スペーサ誘電体層と前記ゲート構造物との間に配置されたスペーサ絶縁膜を含み、
前記第１内部スペーサのそれぞれの前記第１方向への中心厚さは、前記第２内部スペーサのそれぞれの前記第１方向への中心厚さよりも大きいことを特徴とする半導体素子。
続きを表示（約 860 文字）【請求項２】
前記第１内部スペーサの少なくとも一部は、前記第１ソース／ドレイン領域と接触するスペーサパイルアップ膜をさらに含み、
前記スペーサパイルアップ膜は、前記スペーサ誘電体層とは異なる物質を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記スペーサパイルアップ膜は、前記複数のチャネル層の間で前記第１ソース／ドレイン領域の表面に沿って延びることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記スペーサ誘電体層は、前記スペーサパイルアップ膜によって前記第１ソース／ドレイン領域から離隔されていることを特徴とする請求項２に記載の半導体素子。
【請求項５】
前記スペーサ誘電体層は、シリコン酸化物を含み、
前記スペーサパイルアップ膜は、シリコン窒化物を含むことを特徴とする請求項２に記載の半導体素子。
【請求項６】
前記スペーサ絶縁膜は、シリコン窒化物またはシリコン酸窒化物を含むことを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であることを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記第１方向において、前記第１及び第２内部スペーサのうちの少なくとも一部は、前記ゲート構造物に向かって凹状であることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記第２内部スペーサのそれぞれの前記第１方向への中心厚さは、前記第２内部スペーサのそれぞれの前記第１方向への上端厚さよりも小さいことを特徴とする請求項１に記載の半導体素子。
【請求項１０】
前記第１方向において、前記第１内部スペーサのそれぞれの上端厚さは、前記第２内部スペーサのそれぞれの上端厚さよりも大きいことを特徴とする請求項１に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関する。
続きを表示（約 3,700 文字）【背景技術】
【０００２】
半導体素子に対する高性能化、高速化、及び／又は多機能化等に対する要求が高まるにつれて、半導体素子の集積度が増加している。半導体素子の高集積化の傾向に対応した微細パターンを有する半導体素子を製造する上で、微細な幅または微細な離隔距離を有するパターンを実現することが要求される。また、平面型（ｐｌａｎａｒ）ＭＯＳＦＥＴ（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）の大きさの縮小による動作特性の限界を克服するために、三次元構造のチャネルを備えるＦｉｎＦＥＴを含む半導体素子を開発するための努力が進められている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は上記従来技術に鑑みてなされたものであって、本発明の目的は、集積度及び信頼性が向上した半導体素子を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明の一態様による半導体素子は、第１方向に延び、上記第１方向と交差する第２方向に互いに離隔して配置された第１及び第２活性領域を含む複数の活性領域を含む基板と、上記基板上で上記第２方向に延び、上記第１活性領域と交差する第１ゲート構造物及び上記第２活性領域と交差する第２ゲート構造物を含む複数のゲート構造物と、各上記複数の活性領域上で、上記基板の上面に垂直な第３方向に沿って互いに離隔し、上記ゲート構造物によって囲まれた複数のチャネル層と、上記複数のゲート構造物のそれぞれの一側において、上記第１活性領域がリセスされた領域に配置され、上記第１活性領域上の上記複数のチャネル層と連結され、第１導電型を有する第１ソース／ドレイン領域と、上記第２活性領域がリセスされた領域に配置され、上記第２活性領域上の上記複数のチャネル層と連結され、上記第１導電型とは異なる第２導電型を有する第２ソース／ドレイン領域を含む複数のソース／ドレイン領域と、上記第１活性領域上の上記複数のチャネル層のそれぞれの下において、上記第１ゲート構造物と上記第１ソース／ドレイン領域との間に配置された第１内部スペーサと、上記第２活性領域上の上記複数のチャネル層のそれぞれの下において、上記第２ゲート構造物と上記第２ソース／ドレイン領域との間に配置された第２内部スペーサを含み、上記第１内部スペーサのそれぞれは、スペーサ誘電体層、及び上記スペーサ誘電体層と上記ゲート構造物との間に配置されたスペーサ絶縁膜を含み、上記第１内部スペーサのそれぞれの上記第１方向への中心厚さは、上記第２内部スペーサのそれぞれの上記第１方向への中心厚さよりも大きいことを特徴とする。
【０００５】
上記目的を達成するためになされた本発明の他の態様による半導体素子は、第１方向に延びる活性領域を含む基板と、上記基板上で上記活性領域と交差する第２方向に延びるゲート構造物と、上記活性領域上で、上記基板の上面に垂直な第３方向に沿って互いに離隔し、上記ゲート構造物によって囲まれた複数のチャネル層と、上記ゲート構造物の少なくとも一側に配置され、上記複数のチャネル層と連結されたソース／ドレイン領域と、上記複数のチャネル層の間に配置され、上記ゲート構造物と上記ソース／ドレイン領域を離隔させる内部スペーサを含み、上記内部スペーサのそれぞれは、上記ゲート構造物と接触するスペーサ絶縁膜と、上記ソース／ドレイン領域と接触するスペーサパイルアップ膜と、上記スペーサ絶縁膜及び上記スペーサパイルアップ膜の間を満たすスペーサ誘電体層を含み、上記スペーサ誘電体層は、上記スペーサパイルアップ膜及び上記スペーサ絶縁膜とは異なる物質を含むこと特徴とする。
【０００６】
上記目的を達成するためになされた本発明のさらに他の態様による半導体素子は、第１領域及び第２領域を含む基板と、上記基板上の上記第１領域内で、第１方向に延びる第１活性領域と、上記基板上の上記第２領域内で、上記第１方向に延びる第２活性領域と、上記第１活性領域上で上記第１方向と交差する第２方向に延びる第１ゲート構造物と、上記第２活性領域上で上記第２方向に延びる第２ゲート構造物と、上記第１及び第２活性領域上で、上記基板の上面に垂直な第３方向に沿って互いに離隔し、上記ゲート構造物によって囲まれた複数のチャネル層と、上記第１ゲート構造物の両側で、上記第１活性領域がリセスされた領域に配置され、上記第１活性領域上の上記複数のチャネル層と連結され、第１導電型を有する第１ソース／ドレイン領域と、上記第２ゲート構造物の両側で、上記第２活性領域がリセスされた領域に配置され、上記第２活性領域上の上記複数のチャネル層と連結され、上記第１導電型とは異なる第２導電型を有する第２ソース／ドレイン領域と、上記第１活性領域上の上記複数のチャネル層のそれぞれの下において、上記第１ゲート構造物と上記第１ソース／ドレイン領域を離隔させる第１内部スペーサと、上記第２活性領域上の上記複数のチャネル層のそれぞれの下において、上記第２ゲート構造物と上記第２ソース／ドレイン領域を離隔させる第２内部スペーサを含み、上記第１及び第２内部スペーサのそれぞれの上記第１方向への中心厚さは、それぞれの上端の厚さよりも小さいことを特徴とる。
【発明の効果】
【０００７】
本発明によれば、ソース／ドレイン導電型に応じて、内部スペーサの構造や物質を最適化することで、信頼性が向上した半導体素子を提供することができる。
【０００８】
本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解することができる。
【図面の簡単な説明】
【０００９】
例示的な実施形態による半導体素子を示す概略的な平面図（ｔｏｐｖｉｅｗ）である。
例示的な実施形態による半導体素子を示す概略的な断面図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す概略的な平面図（ｔｏｐｖｉｅｗ）である。
例示的な実施形態による半導体素子を示す概略的な断面図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子を示す部分拡大図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程順序に従って示す断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程順序に従って示す断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程順序に従って示す断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程順序に従って示す断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程順序に従って示す断面図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示す部分拡大図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示す部分拡大図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示す部分拡大図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示す部分拡大図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程手順に従って示す部分拡大図である。
例示的な実施形態による半導体素子の製造方法を説明するために工程順序に従って示す断面図である。
【発明を実施するための形態】
【００１０】
以下では、図面を参照して本発明の実施形態を説明する。以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」等の用語は、図面符号で表記されて別途に参照される場合を除き、図面を基準として示される。
（【００１１】以降は省略されています）

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