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公開番号2025092493
公報種別公開特許公報(A)
公開日2025-06-19
出願番号2024213373
出願日2024-12-06
発明の名称メモリ素子、及びそれを利用したマルチレベルメモリ具現化方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 63/10 20230101AFI20250612BHJP()
要約【課題】メモリ素子、及びそれを利用したマルチレベルメモリ具現化方法を提供する。
【解決手段】メモリ素子、及びそれを利用したマルチレベルメモリ具現化方法が開示され、該メモリ素子は、互いに離隔されるように配される第1電極及び第2電極と、第1電極と第2電極との間に設けられ、カルコゲナイドベースの物質を含み、オボニック閾値スイッチング特性を有し、印加される電圧の極性及び強度によって閾値電圧が変化するように構成された自己選択型メモリ層と、第2電極と自己選択型メモリ層との間に設けられ、印加電圧によって抵抗特性が変化するメモリ層と、を含む。第1電極と第2電極との間に印加される電圧の極性及び強度を変化させることにより、マルチレベルの抵抗状態が具現化されうる。
【選択図】図1
特許請求の範囲【請求項１】
互いに離隔されるように配される第１電極及び第２電極と、
前記第１電極と前記第２電極との間に設けられ、カルコゲナイドベースの物質を含み、オボニック閾値スイッチング特性を有し、印加される電圧の極性及び強度によって閾値電圧が変化するように構成された自己選択型メモリ層と、
前記第２電極と前記自己選択型メモリ層との間に設けられ、印加電圧によって抵抗特性が変化するメモリ層と、を含む、メモリ素子。
続きを表示（約 1,000 文字）【請求項２】
前記メモリ層は、印加電圧により、磁場による抵抗特性が変化する少なくとも１層の磁気メモリ層を含む、請求項１に記載のメモリ素子。
【請求項３】
前記自己選択型メモリ層と、前記少なくとも１層の磁気メモリ層は、電気的に直列に連結された、請求項２に記載のメモリ素子。
【請求項４】
前記少なくとも１層の磁気メモリ層は、直列に連結された複数の磁気メモリ層を含む、請求項２に記載のメモリ素子。
【請求項５】
前記第１電極と前記第２電極との間に印加される電圧の極性及び強度を変化させることにより、マルチレベルの抵抗状態を具現化する、請求項１に記載のメモリ素子。
【請求項６】
前記自己選択型メモリ層は、Ｓｅ、Ｔｅ及びＳのうち少なくとも一つを含むカルコゲン元素と、Ｇｅ、Ａｓ及びＳｂのうち少なくとも一つと、を含む、請求項１に記載のメモリ素子。
【請求項７】
前記磁気メモリ層は、互いに離隔されるように配される固定層及び自由層と、前記固定層と前記自由層との間に設けられるトンネル障壁層と、を含む、請求項２に記載のメモリ素子。
【請求項８】
前記固定層及び前記自由層は、それぞれ磁性を有する強磁性金属材料を含み、前記トンネル障壁層は、結晶質の金属酸化物を含む、請求項７に記載のメモリ素子。
【請求項９】
前記自己選択型メモリ層と前記メモリ層との間に設けられた第３電極をさらに含む、請求項１に記載のメモリ素子。
【請求項１０】
互いに離隔されるように配される第１電極及び第２電極と、
前記第１電極と前記第２電極との間に設けられ、カルコゲナイドベースの物質を含み、オボニック閾値スイッチング特性を有し、印加される電圧の極性及び強度によって閾値電圧が変化するように構成された自己選択型メモリ層と、
前記第２電極と前記自己選択型メモリ層との間に設けられ、印加電圧により、磁場による抵抗特性が変化する少なくとも１層の磁気メモリ層と、を含むメモリ素子を利用してマルチレベルを具現化する方法において、
前記第１電極と前記第２電極との間に印加される電圧の極性及び強度を変化させることにより、マルチレベルの抵抗状態を具現化する、メモリ素子のマルチレベル具現化方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリ素子、及びそれを利用したマルチレベルメモリ具現化方法に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
電子製品の軽薄短小傾向により、メモリ素子の高集積化を求める要求が増大している。クロスポイント（cross-point）構造のメモリ素子は、ワードラインとビットラインとが垂直に交差し、交差された領域に、メモリセルが配された構造を有する。そのような構造は、平面上、小さいメモリセルを有するという長所がある。一般的に、該クロスポイント構造のメモリ素子のメモリセルは、隣接メモリセル間の漏れ電流（sneak current）を防止するために、互いに直列連結された２端子セレクタ（2-terminalselector）と、メモリ素子と、を含む。最近では、該セレクタと該メモリ素子とを同時に実行する自己選択型メモリ素子（ＳＳＭ：self-selecting memory device）が開発されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、メモリ素子、及びそれを利用したマルチレベルメモリ具現化方法を提供することである。
【課題を解決するための手段】
【０００４】
一態様において、
互いに離隔されるように配される第１電極及び第２電極と、
前記第１電極と前記第２電極との間に設けられ、カルコゲナイドベースの物質を含み、オボニック閾値スイッチング特性を有し、印加される電圧の極性及び強度によって閾値電圧が変化するように構成された自己選択型メモリ層（self-selecting memory layer）と、
前記第２電極と前記自己選択型メモリ層との間に設けられ、印加電圧によって抵抗特性が変化するメモリ層と、を含むメモリ素子が提供される。
【０００５】
前記メモリ層は、印加電圧により、磁場による抵抗特性が変化する少なくとも１層の磁気メモリ層（magnetic memory layer）を含むものでもある。
【０００６】
前記自己選択型メモリ層と、前記少なくとも１層の磁気メモリ層は、電気的に直列に連結されうる。
【０００７】
前記少なくとも１層の磁気メモリ層は、直列に連結された複数の磁気メモリ層を含むものでもある。
【０００８】
前記第１電極と前記第２電極との間に印加される電圧の極性及び強度を変化させることにより、マルチレベルの抵抗状態を具現化しうる。
【０００９】
前記自己選択型メモリ層は、Ｓｅ、Ｔｅ及びＳのうち少なくとも一つを含むカルコゲン元素と、Ｇｅ、Ａｓ及びＳｂのうち少なくとも一つと、を含むものでもある。
【００１０】
前記磁気メモリ層は、互いに離隔されるように配される固定層（pinned layer）及び自由層（free layer）と、前記固定層と前記自由層との間に設けられるトンネル障壁層（tunnel barrier layer）と、を含むものでもある。
（【００１１】以降は省略されています）

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