特許ウォッチ

公開番号2025096204
公報種別公開特許公報(A)
公開日2025-06-26
出願番号2024215022
出願日2024-12-10
発明の名称半導体装置及びデータ格納システム
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10B 43/50 20230101AFI20250619BHJP()
要約【課題】集積度を増加させる半導体装置及びそれを含むデータ格納システムを提供する。
【解決手段】半導体装置CHは、第1方向に順に配列される第1メモリブロックMAT1及び第2メモリブロックMAT2を含む第1構造物ST1を含み、第1メモリブロックの第1ゲート電極は、第2連結領域R1b内に配置される第1ワードラインパッドP1aを有する第1ワードラインWL1及び第1連結領域内に配置される第1上部ゲートパッドP1bを有し、第1ワードライン上に配置される第1上部ゲートラインUL1aを含む。第2メモリブロックの第2ゲート電極は、第3連結領域R2b内に配置される第2ワードラインパッドP2aを有する第2ワードラインWL2及び第4連結領域R2b内に配置される第2上部ゲートパッドP2bを有し、第2ワードライン上に配置される第2上部ゲートラインUL2aを含む。
【選択図】図3a
特許請求の範囲【請求項１】
互いに対向する第１側面及び第２側面を有し、前記第１側面から前記第２側面に向かう第１方向に順に配列される第１メモリブロック及び第２メモリブロックを含む第１構造物と、
周辺回路を含み、垂直方向において前記第１構造物と重なる第２構造物と、を含み、且つ
前記第１メモリブロックは、前記第１方向に順に配列される第１連結領域、第１メモリセルアレイ領域、及び第２連結領域を有し、
前記第２メモリブロックは、前記第１方向に順に配列される第３連結領域、第２メモリセルアレイ領域、及び第４連結領域を有し、
前記第１メモリブロックは、前記垂直方向に互いに離隔し、前記第１連結領域から前記第２連結領域まで延びる第１ゲート電極を含み、
前記第２メモリブロックは、前記垂直方向に互いに離隔し、前記第３連結領域から前記第４連結領域まで延びる第２ゲート電極を含み、
前記第１メモリブロックの前記第１ゲート電極は、
前記第２連結領域内に配置される第１ワードラインパッドを有する第１ワードラインと、
前記第１連結領域内に配置される第１上部ゲートパッドを有し、前記第１ワードライン上に配置される第１上部ゲートラインと、を含み、
前記第２メモリブロックの前記第２ゲート電極は、
前記第３連結領域内に配置される第２ワードラインパッドを有する第２ワードラインと、
前記第４連結領域内に配置される第２上部ゲートパッドを有し、前記第２ワードライン上に配置される第２上部ゲートラインと、を含み、
前記第１構造物は、
前記第１ワードラインパッドと連結される第１ワードラインコンタクトプラグと、
前記第１上部ゲートパッドと連結される第１上部ゲートコンタクトプラグと、
前記第２ワードラインパッドと連結される第２ワードラインコンタクトプラグと、
前記第２上部ゲートパッドと連結される第２上部ゲートコンタクトプラグと、をさらに含む、半導体装置。
続きを表示（約 2,900 文字）【請求項２】
前記第１ワードラインコンタクトプラグは前記第１ワードラインパッドを貫通して前記第１ワードラインパッドと接触し、
前記第１上部ゲートコンタクトプラグは前記第１上部ゲートパッドを貫通して前記第１上部ゲートパッドと接触し、
前記第２ワードラインコンタクトプラグは前記第２ワードラインパッドを貫通して前記第２ワードラインパッドと接触し、
前記第２上部ゲートコンタクトプラグは前記第２上部ゲートパッドを貫通して前記第２上部ゲートパッドと接触する、請求項１に記載の半導体装置。
【請求項３】
前記第１上部ゲートラインは、前記第２連結領域内に配置される第１内側上部ゲートパッドをさらに有し、
前記第２上部ゲートラインは、前記第３連結領域内に配置される第２内側上部ゲートパッドをさらに有し、
前記第１構造物は、
前記第１内側上部ゲートパッドと連結される第１内側上部ゲートコンタクトプラグと、
前記第２内側上部ゲートパッドと連結される第２内側上部ゲートコンタクトプラグと、をさらに含む、請求項１に記載の半導体装置。
【請求項４】
互いに対向する第１側面及び第２側面を有し、前記第１側面から前記第２側面に向かう第１方向に順に配列される第１連結領域、第１メモリセルアレイ領域、第２連結領域、第３連結領域、第２メモリセルアレイ領域、及び第４連結領域を含む第１構造物と、
周辺回路を含み、垂直方向において前記第１構造物と重なる第２構造物と、を含み、且つ
前記第１構造物は、
前記第１連結領域、前記第１メモリセルアレイ領域、及び第２連結領域内に配置される第１側導電性層と、
前記第１メモリセルアレイ領域内の前記第１側導電性層を貫通する第１垂直メモリ構造物と、
前記第３連結領域、前記第２メモリセルアレイ領域、及び前記第４連結領域内に配置される第２側導電性層と、
前記第２メモリセルアレイ領域内の前記第２側導電性層を貫通する第２垂直メモリ構造物と、を含み、
前記第１側導電性層は、
前記第２連結領域内において階段形状に配列される第１下部パッドを有する第１下部導電性グループと、
前記第１下部導電性グループよりも高いレベルに配置され、前記第１連結領域内において階段形状に配列される第１上部パッドを有する第１上部導電性グループと、を含み、
前記第２側導電性層は、
前記第１下部導電性グループと同じレベルに配置され、前記第３連結領域内において階段形状に配列される第２下部パッドを有する第２下部導電性グループと、
前記第１上部導電性グループと同じレベルに配置され、前記第４連結領域内において階段形状に配列される第２上部パッドを有する第２上部導電性グループと、を含む、半導体装置。
【請求項５】
前記第１側導電性層のうち、前記第１下部導電性グループの第１側導電性層の個数は、前記第１上部導電性グループの第１側導電性層の個数よりも多い、請求項４に記載の半導体装置。
【請求項６】
前記第１側導電性層のうち、前記第１下部導電性グループの第１側導電性層は、第１下部ワードラインパッドを有する第１下部ワードライン及び前記第１下部ワードラインよりも高いレベルに配置され、第２下部ワードラインパッドを有する第２下部ワードラインを含み、
前記第１構造物は、前記第２下部ワードラインと同じレベルに配置され、前記第１下部ワードラインパッドと上下に重なるダミー導電性層をさらに含む、請求項４に記載の半導体装置。
【請求項７】
前記第１下部導電性グループの第１側導電性層のうち少なくとも一つの厚さは、前記第１上部導電性グループの第１側導電性層のうち少なくとも一つの厚さより大きい、請求項４に記載の半導体装置。
【請求項８】
入出力パッドを含む半導体装置と、
前記入出力パッドを介して前記半導体装置と電気的に連結され、前記半導体装置を制御するコントローラと、を含み、且つ
前記半導体装置は、
互いに対向する第１側面及び第２側面を有し、前記第１側面から前記第２側面に向かう第１方向に順に配列される第１メモリブロック及び第２メモリブロックを含む第１構造物と、
周辺回路を含み、垂直方向において前記第１構造物と重なる第２構造物と、を含み、
前記第１メモリブロックは、前記第１方向に順に配列される第１連結領域、第１メモリセルアレイ領域、及び第２連結領域を有し、
前記第２メモリブロックは、前記第１方向に順に配列される第３連結領域、第２メモリセルアレイ領域、及び第４連結領域を有し、
前記第１メモリブロックは、前記垂直方向に互いに離隔し、前記第１連結領域から前記第２連結領域まで延びる第１ゲート電極を含み、
前記第２メモリブロックは、前記垂直方向に互いに離隔し、前記第３連結領域から前記第４連結領域まで延びる第２ゲート電極を含み、
前記第１メモリブロックの前記第１ゲート電極は、
前記第２連結領域内に配置される第１ワードラインパッドを有する第１ワードラインと、
前記第１連結領域内に配置される第１上部ゲートパッドを有し、前記第１ワードライン上に配置される第１上部ゲートラインと、を含み、
前記第２メモリブロックの前記第２ゲート電極は、
前記第３連結領域内に配置される第２ワードラインパッドを有する第２ワードラインと、
前記第４連結領域内に配置される第２上部ゲートパッドを有し、前記第２ワードライン上に配置される第２上部ゲートラインと、を含み、
前記第１構造物は、
前記第１ワードラインパッドと連結される第１ワードラインコンタクトプラグと、
前記第１上部ゲートパッドと連結される第１上部ゲートコンタクトプラグと、
前記第２ワードラインパッドと連結される第２ワードラインコンタクトプラグと、
前記第２上部ゲートパッドと連結される第２上部ゲートコンタクトプラグと、をさらに含む、データ格納システム。
【請求項９】
前記第１上部ゲートラインは、前記第２連結領域内に配置される第１内側上部ゲートパッドをさらに有し、
前記第２上部ゲートラインは、前記第３連結領域内に配置される第２内側上部ゲートパッドをさらに有し、
前記第１構造物は、
前記第１内側上部ゲートパッドと連結される第１内側上部ゲートコンタクトプラグと、
前記第２内側上部ゲートパッドと連結される第２内側上部ゲートコンタクトプラグと、をさらに含む、請求項８に記載のデータ格納システム。
【請求項１０】
前記第１及び第２上部ゲートラインのそれぞれの厚さは、前記第１及び第２ワードラインのそれぞれの厚さよりも大きい、請求項８に記載のデータ格納システム。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置及びそれを含むデータシステムに関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
データ格納を必要とする電子システムにおいて、高容量のデータを格納することができる半導体装置が求められている。これにより、半導体装置のデータ格納容量を増加させることができる方案が研究されている。例えば、半導体装置のデータ格納容量を増加させる方法の一つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が達成しようとする技術的課題の一つは、メモリセルアレイ領域の両側にゲートパッドが配置される連結領域を配置し、集積度を向上させることができる半導体装置を提供することである。
【０００４】
本発明の技術的思想が達成しようとする技術的課題の一つは、上記半導体装置を含むデータ格納システムを提供することである。
【課題を解決するための手段】
【０００５】
本発明の技術的思想の一実施形態に係る半導体装置を提供する。この半導体装置は、互いに対向する第１側面及び第２側面を有し、上記第１側面から上記第２側面に向かう第１方向に順に配列される第１メモリブロック及び第２メモリブロックを含む第１構造物と、周辺回路を含み、垂直方向において上記第１構造物と重なる第２構造物と、を含む。上記第１メモリブロックは、上記第１方向に順に配列される第１連結領域、第１メモリセルアレイ領域、及び第２連結領域を有し、上記第２メモリブロックは、上記第１方向に順に配列される第３連結領域、第２メモリセルアレイ領域、及び第４連結領域を有し、上記第１メモリブロックは、上記垂直方向に互いに離隔し、上記第１連結領域から上記第２連結領域まで延びる第１ゲート電極を含み、上記第２メモリブロックは、上記垂直方向に互いに離隔し、上記第３連結領域から上記第４連結領域まで延びる第２ゲート電極を含む。上記第１メモリブロックの上記第１ゲート電極は、上記第２連結領域内に配置される第１ワードラインパッドを有する第１ワードライン、及び上記第１連結領域内に配置される第１上部ゲートパッドを有し、上記第１ワードライン上に配置される第１上部ゲートラインを含む。上記第２メモリブロックの上記第２ゲート電極は、上記第３連結領域内に配置される第２ワードラインパッドを有する第２ワードライン、及び上記第４連結領域内に配置される第２上部ゲートパッドを有し、上記第２ワードライン上に配置される第２上部ゲートラインを含む。上記第１構造物は、上記第１ワードラインパッドと連結される第１ワードラインコンタクトプラグと、上記第１上部ゲートパッドと連結される第１上部ゲートコンタクトプラグと、上記第２ワードラインパッドと連結される第２ワードラインコンタクトプラグと、上記第２上部ゲートパッドと連結される第２上部ゲートコンタクトプラグと、をさらに含む。
【０００６】
本発明の技術的思想の一実施形態に係る半導体装置を提供する。この半導体装置は、互いに対向する第１側面及び第２側面を有し、上記第１側面から上記第２側面に向かう第１方向に順に配列される第１連結領域、第１メモリセルアレイ領域、第２連結領域、第３連結領域、第２メモリセルアレイ領域、及び第４連結領域を含む第１構造物と、周辺回路を含み、垂直方向において上記第１構造物と重なる第２構造物と、を含む。上記第１構造物は、上記第１連結領域、上記第１メモリセルアレイ領域、及び第２連結領域内に配置される第１側導電性層と、上記第１メモリセルアレイ領域内の上記第１側導電性層を貫通する第１垂直メモリ構造物と、上記第３連結領域、上記第２メモリセルアレイ領域、及び上記第４連結領域内に配置される第２側導電性層と、上記第２メモリセルアレイ領域内の上記第２側導電性層を貫通する第２垂直メモリ構造物と、を含む。上記第１側導電性層は、上記第２連結領域内において階段形状に配列される第１下部パッドを有する第１下部導電性グループと、上記第１下部導電性グループよりも高いレベルに配置され、上記第１連結領域内において階段形状に配列される第１上部パッドを有する第１上部導電性グループと、を含む。上記第２側導電性層は、上記第１導電性グループと同じレベルに配置され、上記第３連結領域内において階段形状に配列される第２下部パッドを有する第２下部導電性グループと、上記第２導電性グループと同じレベルに配置され、上記第４連結領域内において階段形状に配列される第２上部パッドを有する第２上部導電性グループと、を含む。
【０００７】
本発明の技術的思想の一実施形態に係るデータ格納システムを提供する。このデータ格納システムは、入出力パッドを含む半導体装置と、上記入出力パッドを介して上記半導体装置と電気的に連結され、上記半導体装置を制御するコントローラと、を含む。上記半導体装置は、互いに対向する第１側面及び第２側面を有し、上記第１側面から上記第２側面に向かう第１方向に順に配列される第１メモリブロック及び第２メモリブロックを含む第１構造物と、周辺回路を含み、垂直方向において上記第１構造物と重なる第２構造物と、を含む。上記第１メモリブロックは、上記第１方向に順に配列される第１連結領域、第１メモリセルアレイ領域、及び第２連結領域を有し、上記第２メモリブロックは、上記第１方向に順に配列される第３連結領域、第２メモリセルアレイ領域、及び第４連結領域を有し、上記第１メモリブロックは、上記垂直方向に互いに離隔し、上記第１連結領域から上記第２連結領域まで延びる第１ゲート電極を含み、上記第２メモリブロックは、上記垂直方向に互いに離隔し、上記第３連結領域から上記第４連結領域まで延びる第２ゲート電極を含む。上記第１メモリブロックの上記第１ゲート電極は、上記第２連結領域内に配置される第１ワードラインパッドを有する第１ワードラインと、上記第１連結領域内に配置される第１上部ゲートパッドを有し、上記第１ワードライン上に配置される第１上部ゲートラインと、を含む。上記第２メモリブロックの上記第２ゲート電極は、上記第３連結領域内に配置される第２ワードラインパッドを有する第２ワードラインと、上記第４連結領域内に配置される第２上部ゲートパッドを有し、上記第２ワードライン上に配置される第２上部ゲートラインと、を含む。上記第１構造物は、上記第１ワードラインパッドと連結される第１ワードラインコンタクトプラグと、上記第１上部ゲートパッドと連結される第１上部ゲートコンタクトプラグと、上記第２ワードラインパッドと連結される第２ワードラインコンタクトプラグと、上記第２上部ゲートパッドと連結される第２上部ゲートコンタクトプラグと、をさらに含む。
【発明の効果】
【０００８】
本発明の技術的思想の実施形態によれば、メモリセルアレイ領域の両側にゲートパッドが配置される連結領域を含む半導体装置及びそれを含むデータ格納システムを提供することができる。上記メモリセルアレイ領域の両側に連結領域を配置することにより、ゲートパッドを配置するための空間を最小化及び最適化することができるため、半導体装置の集積度を増加させることができる。
【０００９】
また、メモリセルアレイ領域の一側には上部ゲート電極のゲートパッドが配置される第１連結領域が配置され、メモリセルアレイ領域の他側にはワードラインのゲートパッドが配置される第２連結領域を配置することにより、上部ゲート電極及びワードラインと電気的に連結される周辺回路を効果的に配置することができ、上記上部ゲート電極及び上記ワードラインと上記周辺回路の間の距離を最小化することができるため、信号伝送速度を向上させることができる。したがって、半導体装置の性能を改善することができる。
【００１０】
本発明の多様でありながら有益な利点及び効果は上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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