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公開番号2025097931
公報種別公開特許公報(A)
公開日2025-07-01
出願番号2024212508
出願日2024-12-05
発明の名称半導体素子及びそれを含む半導体パッケージ、並びに半導体素子の製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 21/301 20060101AFI20250624BHJP(基本的電気素子)
要約【課題】チップサイズ低減に寄与し、工程安定性を確保しうる半導体素子、その半導体素子を含む半導体パッケージ、及びその半導体素子の製造方法を提供する。
【解決手段】本発明による半導体素子は、実質的に同一サイズの長方形の形態を有する第1タイプの第1半導体チップ及び第2タイプの第2半導体チップを有し、第1半導体チップと第2半導体チップは、露光工程において、1ショットに対応する複数の半導体チップに含まれ、ここで、1ショットは、マスクを利用した1回の露光工程を介し、ウェーハ上に転写されるパターンの領域を意味し、第1半導体チップと第2半導体チップとが第1方向に互いに隣接して配置されるとき、第1半導体チップと第2半導体チップは、第1方向に直交する第2方向の軸に対して互いに鏡対称をなす。
【選択図】図4B

特許請求の範囲【請求項１】
実質的に同一サイズの長方形の形態を有する第１タイプの第１半導体チップ及び第２タイプの第２半導体チップを有し、
前記第１半導体チップと前記第２半導体チップは、露光工程において、１ショットに対応する複数の半導体チップに含まれ、
ここで、前記１ショットは、マスクを利用した１回の前記露光工程を介し、ウェーハ上に転写されるパターンの領域を意味し、
前記第１半導体チップと前記第２半導体チップとが第１方向に互いに隣接して配置されるとき、前記第１半導体チップと前記第２半導体チップは、前記第１方向に直交する第２方向の軸に対して互いに鏡対称をなすことを特徴とする半導体素子。
続きを表示（約 1,900 文字）【請求項２】
前記鏡対称の状態において、前記第１半導体チップの拡張領域が、前記第１方向に、セル領域の左側に配置されるとき、前記第２半導体チップの拡張領域は、前記第１方向に、前記セル領域の右側に配置され、
前記鏡対称の状態において、前記第１半導体チップの拡張領域が、前記第１方向に、前記セル領域の右側に配置されるとき、前記第２半導体チップの拡張領域は、前記第１方向に、前記セル領域の左側に配置され、
前記鏡対称の状態において、前記第１半導体チップと前記第２半導体チップとの周辺領域は、前記第２方向に、前記セル領域の下方に配置されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１半導体チップの第１チップパッドと、前記第２半導体チップの第２チップパッドは、チップの前面上において、互いに異なる位置に配置されることを特徴とする請求項２に記載の半導体素子。
【請求項４】
パッケージ基板と、
前記パッケージ基板上に実装される第１タイプの第１半導体チップと、
前記第１半導体チップ上に積層される第２タイプの第２半導体チップと、を有し、
前記第１半導体チップと前記第２半導体チップは、実質的に同一サイズの長方形の形態を有し、
前記第１半導体チップと前記第２半導体チップは、基準ラインに対して互いに鏡対称をなすことを特徴とする半導体パッケージ。
【請求項５】
前記基準ラインは、前記第１半導体チップと前記第２半導体チップとが第１方向に互いに隣接して配置されるとき、前記第１方向に直交する第２方向に延長されるラインであり、
前記鏡対称の状態において、前記第１半導体チップの拡張領域が、前記第１方向に、セル領域の左側に配置されるとき、前記第２半導体チップの拡張領域は、前記第１方向に、前記セル領域の右側に配置され、
前記鏡対称の状態において、前記第１半導体チップの拡張領域が、前記第１方向に、前記セル領域の右側に配置されるとき、前記第２半導体チップの拡張領域は、前記第１方向に、前記セル領域の左側に配置され、
前記鏡対称の状態において、前記第１半導体チップと前記第２半導体チップとの周辺領域は、前記第２方向に、前記セル領域の下方に配置されることを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記パッケージ基板上に、前記第１半導体チップと前記第２半導体チップとの長辺は、前記第２方向に配置され、
前記第１半導体チップの第１チップパッドは、前記第１方向に、左側外郭部分のチップの前面上に、前記第２方向に沿って配置され、
前記第２半導体チップの第２チップパッドは、前記第１方向に、右側外郭部分のチップの前面上に、前記第２方向に沿って配置されることを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記第１チップパッドは、前記第１半導体チップの周辺領域に対応する前記前面上に配置され、
前記第２チップパッドは、前記第２半導体チップの周辺領域に対応する前記前面上に配置されることを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記第１チップパッドが露出されるように、前記第２半導体チップは、前記第１方向に階段構造でもって、前記第１半導体チップ上に積層されることを特徴とする請求項６に記載の半導体パッケージ。
【請求項９】
前記パッケージ基板上に、前記第１半導体チップの長辺が第１方向に配置されるとき、前記第１半導体チップと十字形態をなすように、前記パッケージ基板上に、前記第２半導体チップの長辺は、前記第２方向に配置され、
前記第１半導体チップの第１チップパッドは、前記第１方向に、両側外郭部分のチップの前面上に、前記第２方向に沿って配置され、
前記第２半導体チップの第２チップパッドは、前記第２方向に、両側外郭部分のチップの前面上に、前記第１方向に沿って配置されることを特徴とする請求項５に記載の半導体パッケージ。
【請求項１０】
前記第２半導体チップ上に配置される少なくとも１つの第３半導体チップをさらに有し、
前記第３半導体チップは、前記第１タイプ又は第２タイプであり、
前記パッケージ基板上に、３個以上の半導体チップが積層されるとき、前記第１タイプの半導体チップと、前記第２タイプの半導体チップとが交互に積層されたことを特徴とする請求項５に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関し、特に、２タイプの半導体素子及びその半導体素子を含む半導体パッケージ並びにその半導体素子の製造方法に関する。
続きを表示（約 3,900 文字）【背景技術】
【０００２】
電子製品の小型化、多機能化及び高性能化が要求されるにつれ、高容量の半導体メモリ素子が要求され、高容量の半導体メモリ素子を提供するために、増大された集積度が要求され、課題となっている。
従来の２次元（２Ｄ）半導体メモリ素子の集積度は、単位メモリセルが占有する面積によって主に決定されるために、２Ｄ半導体メモリ素子の集積度は、増大はしているものの、依然として制限的である。
そのために、基板上に垂直方向に、複数のメモリセルを積層し、メモリ容量を高める３次元（３Ｄ）半導体メモリ素子が開発されている。
例えば、ＶＮＡＮＤ（ｖｅｒｔｉｃａｌＮＡＮＤ）の場合、すでに商用化されて使用されている実情である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は上記従来の半導体素子における課題に鑑みてなされたものであって、本発明の目的は、チップサイズ低減に寄与し、工程安定性を確保しうる半導体素子、その半導体素子を含む半導体パッケージ、及びその半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明による半導体素子は、実質的に同一サイズの長方形の形態を有する第１タイプの第１半導体チップ及び第２タイプの第２半導体チップを有し、前記第１半導体チップと前記第２半導体チップは、露光工程において、１ショットに対応する複数の半導体チップに含まれ、ここで、前記１ショットは、マスクを利用した１回の前記露光工程を介し、ウェーハ上に転写されるパターンの領域を意味し、前記第１半導体チップと前記第２半導体チップとが第１方向に互いに隣接して配置されるとき、前記第１半導体チップと前記第２半導体チップは、前記第１方向に直交する第２方向の軸に対して互いに鏡対称をなすことを特徴とする。
【０００５】
上記目的を達成するためになされた本発明による半導体パッケージは、パッケージ基板と、前記パッケージ基板上に実装される第１タイプの第１半導体チップと、前記第１半導体チップ上に積層される第２タイプの第２半導体チップと、を有し、前記第１半導体チップと前記第２半導体チップは、実質的に同一サイズの長方形の形態を有し、前記第１半導体チップと前記第２半導体チップは、基準ラインに対して互いに鏡対称をなすことを特徴とする。
【０００６】
また、上記目的を達成するためになされた本発明による半導体パッケージは、パッケージ基板と、前記パッケージ基板上に実装される第１タイプの少なくとも１個の第１半導体チップと、前記パッケージ基板上に実装される第２タイプの少なくとも１個の第２半導体チップと、を有し、前記第１半導体チップと前記第２半導体チップは、実質的に同一サイズの長方形の形態を有し、前記第１半導体チップと前記第２半導体チップは、基準ライン対して互いに鏡対称をなし、前記パッケージ基板上に、前記第１タイプの半導体チップと前記第２タイプの半導体チップとが交互に積層されることを特徴とする。
【０００７】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、マスクを準備する段階と、前記マスクを利用した露光工程を介し、ウェーハ上にパターンを形成する段階と、半導体素子が完成したか否かを判断する段階と、前記半導体素子が完成された場合、前記ウェーハを複数個の半導体チップに個別化する段階と、を有し、前記半導体素子が完成されていない場合、前記マスクを準備する段階に戻り、次のパターンに対応するマスクを準備する段階をさらに有し、前記ウェーハ上にパターンを形成する段階において、１回の前記露光工程を介して転写されるパターンの領域を１ショットとするとき、前記１ショットは、鏡対称の複数個の半導体チップを含む構造、又は原点対称の複数個の半導体チップを含む構造を有することを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体素子及びそれを含む半導体パッケージ、並びに半導体素子の製造方法によれば、互いに異なるタイプの第１半導体チップと第２半導体チップとを含むものであって、また、第１半導体チップと第２半導体チップは、同一ウェーハによって製造され、第１半導体チップと第２半導体チップとがｘ方向に並んで配置されるとき、ｙ方向の軸について鏡対称構造を有し、このような本発明に係る半導体素子は、半導体素子を製造する工程中、１ショット内に、チップ間の対称性を維持させることにより、工程安定性を向上させ、量産性を確保することができる。
参考までで、１ショット内に、半導体チップ間に非対称性を有する場合、高縦横比（ａｓｐｅｃｔｒａｔｉｏ：Ａ／Ｒ）の構造体を形成するとき、モールドの傾き（ｌｅａｎｉｎｇ）、崩れ（ｌａｎｄｓｌｉｐ）、３Ｄ効果のような不良が生じうるが、本発明に係る半導体素子は、セル領域の一側面に拡張領域が配置されることにより、セル領域の両側面に拡張領域が配置された構造に比較し、一般的に、３％以上のチップサイズ縮小（ｃｈｉｐｓｉｚｅｒｅｄｕｃｔｉｏｎ：ＣＳＲ）の効果が期待される。
【図面の簡単な説明】
【０００９】
本発明の一実施形態による半導体素子の概略構成を示す平面図である。
本発明の一実施形態による半導体素子の概略構成を示す断面図である。
本発明の実施形態による半導体素子の概略構成を示す平面図である。
本発明の実施形態による半導体素子の概略構成を示す平面図である。
本発明の実施形態による半導体素子の概略構成を示す平面図である。
本発明の実施形態による半導体素子の概略構成を示す平面図である。
本発明の実施形態による半導体素子の概略構成を示す平面図である。
本発明の一実施形態による半導体素子の製造方法を説明するためのフローチャートである。
図３の半導体素子の製造方法において、鏡対称の１ショットの概念について説明するための平面図である。
図３の半導体素子の製造方法において、鏡対称の１ショットの概念について説明するための平面図である。
図３の半導体素子の製造方法において、鏡対称の１ショットの概念について説明するための断面図である。
鏡対称の１ショットの他の形態を示す平面図である。
鏡対称の１ショットの他の形態を示す平面図である。
比較例による１ショットの形態を示す平面図である。
比較例による１ショットの形態を示す断面図である。
比較例による１ショットの形態を示す平面図である。
比較例による１ショットの形態を示す断面図である。
図３の半導体素子の製造方法において、原点対称の１ショットの概念について説明するための平面図である。
図３の半導体素子の製造方法において、原点対称の１ショットの概念について説明するための断面図である。
図３の半導体素子の製造方法において、原点対称の１ショットの概念について説明するための断面図である。
原点対称の１ショットの他の形態を示す平面図である。
原点対称の１ショットの他の形態を示す平面図である。
鏡対称の１ショットを２個隣接配置して示す平面図である。
鏡対称の１ショットを２個隣接配置して示す平面図である。
原点対称の１ショットを２個隣接配して示す平面図である。
原点対称の１ショットを２個隣接配して示す平面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す平面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す断面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す平面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す断面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す平面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す断面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す平面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す断面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す断面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す平面図である。
本発明の一実施形態による半導体素子を含む半導体パッケージの概略構成を示す断面図である。
【発明を実施するための形態】
【００１０】
次に、本発明に係る半導体素子及びそれを含む半導体パッケージ、並びに半導体素子の製造方法を実施するための形態の具体例を図面を参照しながら説明する。
図面上の同一構成要素については、同一参照符号を使用して、それらに関連する重複説明は、省略する。
（【００１１】以降は省略されています）

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