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公開番号2025036214
公報種別公開特許公報(A)
公開日2025-03-14
出願番号2024139943
出願日2024-08-21
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 30/60 20250101AFI20250306BHJP()
要約【課題】素子性能及び信頼性を改善できる半導体装置を提供する。
【解決手段】第1方向D1に延長される下部パターンBP1と、その上に配置され第2方向D2に離隔した複数の第1シートパターンNS1を含む第1チャネルパターンCH1、下部パターン上に配置され第2方向に離隔した複数の第2シートパターンNS2を含み第1チャネルパターンと第1方向に離隔した第2チャネルパターンCH2、第1シートパターンを囲み第1ゲート電極120及び第1ゲート絶縁膜130を含む第1ゲート構造体GS1、第2シートパターンを囲み第2ゲート電極220及び第2ゲート絶縁膜230を含む第2ゲート構造体GS2、第1ゲート構造体上の第1ゲートキャッピングパターン145及び第2ゲート構造体上の第2ゲートキャッピングパターン245を有し、第1、第2シートパターンの個数は異なり、第2方向への第1、第2ゲートキャッピングパターンの厚厚さは異なる。
【選択図】図3
特許請求の範囲【請求項１】
第１方向に延長される下部パターンと、
前記下部パターン上に配置され、前記第１方向と異なる第２方向に離隔した複数の第１シートパターンを含む第１チャネルパターンと、
前記下部パターン上に配置され、前記第２方向に離隔した複数の第２シートパターンを含み、前記第１チャネルパターンと前記第１方向に離隔した第２チャネルパターンと、
前記第１シートパターンを囲み、第１ゲート電極及び第１ゲート絶縁膜を含む第１ゲート構造体と、
前記第２シートパターンを囲み、第２ゲート電極及び第２ゲート絶縁膜を含む第２ゲート構造体と、
前記第１ゲート構造体上の第１ゲートキャッピングパターンと、
前記第２ゲート構造体上の第２ゲートキャッピングパターンと、を有し、
前記第１シートパターンの個数は、前記第２シートパターンの個数と異なり、
前記第２方向への前記第１ゲートキャッピングパターンの厚さは、前記第２方向への前記第２ゲートキャッピングパターンの厚さと異なることを特徴とする半導体装置。
続きを表示（約 2,300 文字）【請求項２】
前記第１シートパターンの個数は、前記第２シートパターンの個数より多く、
前記第１ゲートキャッピングパターンの厚さは、前記第２ゲートキャッピングパターンの厚さより小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１チャネルパターンと前記第２方向に重畳する部分で前記第１ゲートキャッピングパターンの厚さは、前記第２チャネルパターンと前記第２方向に重畳する部分で前記第２ゲートキャッピングパターンの厚さと異なることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記下部パターン上に配置され、前記第１チャネルパターン及び前記第２チャネルパターンと電気的に接続されるソース／ドレインパターンをさらに有し、
前記ソース／ドレインパターンは、前記第１シートパターンの各々及び前記第２シートパターンの各々と接触することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１ゲート構造体は、前記第１チャネルパターンの上面上に配置される第１アウター（ｏｕｔｅｒ）ゲート構造体を含み、
前記第２ゲート構造体は、前記第２チャネルパターンの上面上に配置される第２アウターゲート構造体を含み、
前記第１アウターゲート構造体の前記第１ゲート絶縁膜は、前記ソース／ドレインパターンから離隔し、
前記第２アウターゲート構造体の前記第２ゲート絶縁膜は、前記ソース／ドレインパターンと接触することを特徴とする請求項４に記載の半導体装置。
【請求項６】
第１方向に延長される下部パターンと、
前記下部パターン上に配置され、前記第１方向と異なる第２方向に離隔した複数の第１シートパターンを含む第１チャネルパターンと、
前記下部パターン上に配置され、前記第２方向に離隔した複数の第２シートパターンを含み、前記第１チャネルパターンと前記第１方向に離隔した第２チャネルパターンと、
前記第１シートパターンを囲む第１ゲート電極と、
前記第２シートパターンを囲む第２ゲート電極と、
前記第１ゲート電極上の第１ゲートキャッピングパターンと、
前記第２ゲート電極上の第２ゲートキャッピングパターンと、
前記第１ゲートキャッピングパターン内に延長され、前記第１ゲート電極と電気的に接続される第１ゲートコンタクトと、
前記第２ゲートキャッピングパターン内に延長され、前記第２ゲート電極と電気的に接続される第２ゲートコンタクトと、を有し、
前記第１シートパターンの個数は、前記第２シートパターンの個数と異なり、
前記第１ゲート電極は、前記第１チャネルパターンと前記第２方向に重畳する第１ゲート電極の第１部分を含み、
前記第２ゲート電極は、前記第２チャネルパターンと前記第２方向に重畳する第２ゲート電極の第１部分を含み、
前記下部パターンの上面から前記第１ゲート電極の第１部分の上面までの距離は、前記下部パターンの上面から前記第２ゲート電極の第１部分の上面までの距離と異なることを特徴とする半導体装置。
【請求項７】
前記第１シートパターンの個数は、前記第２シートパターンの個数より多く、
前記下部パターンの上面から前記第１ゲート電極の第１部分の上面までの距離は、前記下部パターンの上面から前記第２ゲート電極の第１部分の上面までの距離より大きいことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記下部パターンの上面から前記第１ゲートコンタクトの底面までの距離は、前記下部パターンの上面から前記第２ゲートコンタクトの底面までの距離と同一であることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１ゲート電極は、前記第１ゲート電極の第１部分と電気的に接続され、前記第１チャネルパターンと前記第２方向に重畳しない第１ゲート電極の第２部分を含み、
前記下部パターンの上面から前記第１ゲート電極の第１部分の上面までの距離は、前記下部パターンの上面から前記第１ゲート電極の第２部分の上面までの距離より小さいことを特徴とする請求項６に記載の半導体装置。
【請求項１０】
下部パターンと、
前記下部パターン上に配置され、複数の第１シートパターンを含む第１チャネルパターンと、
前記下部パターン上に配置され、複数の第２シートパターンを含む第２チャネルパターンと、
ここで、前記第２チャネルパターンに含まれる前記第２シートパターンの個数は、前記第１チャネルパターンに含まれた前記第１シートパターンの個数より少なく、
前記下部パターン上に配置され、前記第１チャネルパターン及び前記第２チャネルパターンと電気的に接続されるソース／ドレインパターンと、
断面図において、前記第１シートパターンを囲む第１ゲート電極と、
断面図において、前記第２シートパターンを囲む第２ゲート電極と、
前記第１ゲート電極上の第１ゲートキャッピングパターンと、
前記第２ゲート電極上の第２ゲートキャッピングパターンと、を有し、
断面図において、前記下部パターンの上面から前記第１ゲート電極の上面までの距離は、前記下部パターンの上面から前記第２ゲート電極の上面までの距離より大きいことを特徴とする半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＭＢＣＦＥＴ（登録商標）（Ｍｕｌｔｉ－ＢｒｉｄｇｅＣｈａｎｎｅｌＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を含む半導体装置に関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
半導体装置の密度を高めるためのスケーリング（ｓｃａｌｉｎｇ）技術の一つとして、基板上にフィン（ｆｉｎ）又はナノワイヤ（ｎａｎｏｗｉｒｅ）形状の多チャネルアクティブパターン（又はシリコンボディ）を形成し、多チャネルアクティブパターンの表面の上にゲートを形成するマルチゲートトランジスタ（ｍｕｌｔｉｇａｔｅｔｒａｎｓｉｓｔｏｒ）が提案された。
【０００３】
このようなマルチゲートトランジスタは、３次元のチャネルを用いるので、スケーリングが容易である。
また、マルチゲートトランジスタのゲートの長さを増加させなくても、電流制御能力を向上させることができる。
のみならず、ドレイン電圧によってチャネル領域の電位が影響を受けるＳＣＥ（ｓｈｏｒｔｃｈａｎｎｅｌｅｆｆｅｃｔ）を効果的に抑制することができる。
【０００４】
しかしながら、多チャネルアクティブパターンの表面の上にゲートを形成するマルチゲートトランジスタでは、ナノシート（Ｎａｎｏｓｈｅｅｔ：ＮＳ）の大きさに関連し、ゲート電極の性能劣化が発生する可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来のマルチゲートトランジスタにおける問題点に鑑みてなされたものであって、本発明の目的は、素子性能及び信頼性を改善できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体装置は、第１方向に延長される下部パターンと、前記下部パターン上に配置され、前記第１方向と異なる第２方向に離隔した複数の第１シートパターンを含む第１チャネルパターンと、前記下部パターン上に配置され、前記第２方向に離隔した複数の第２シートパターンを含み、前記第１チャネルパターンと前記第１方向に離隔した第２チャネルパターンと、前記第１シートパターンを囲み、第１ゲート電極及び第１ゲート絶縁膜を含む第１ゲート構造体と、前記第２シートパターンを囲み、第２ゲート電極及び第２ゲート絶縁膜を含む第２ゲート構造体と、前記第１ゲート構造体上の第１ゲートキャッピングパターンと、前記第２ゲート構造体上の第２ゲートキャッピングパターンと、を有し、前記第１シートパターンの個数は、前記第２シートパターンの個数と異なり、前記第２方向への前記第１ゲートキャッピングパターンの厚さは、前記第２方向への前記第２ゲートキャッピングパターンの厚さと異なることを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体装置は、第１方向に延長される下部パターンと、前記下部パターン上に配置され、前記第１方向と異なる第２方向に離隔した複数の第１シートパターンを含む第１チャネルパターンと、前記下部パターン上に配置され、前記第２方向に離隔した複数の第２シートパターンを含み、前記第１チャネルパターンと前記第１方向に離隔した第２チャネルパターンと、前記第１シートパターンを囲む第１ゲート電極と、前記第２シートパターンを囲む第２ゲート電極と、前記第１ゲート電極上の第１ゲートキャッピングパターンと、前記第２ゲート電極上の第２ゲートキャッピングパターンと、前記第１ゲートキャッピングパターン内に延長され、前記第１ゲート電極と電気的に接続される第１ゲートコンタクトと、前記第２ゲートキャッピングパターン内に延長され、前記第２ゲート電極と電気的に接続される第２ゲートコンタクトと、を有し、前記第１シートパターンの個数は、前記第２シートパターンの個数と異なり、前記第１ゲート電極は、前記第１チャネルパターンと前記第２方向に重畳する第１ゲート電極の第１部分を含み、前記第２ゲート電極は、前記第２チャネルパターンと前記第２方向に重畳する第２ゲート電極の第１部分を含み、前記下部パターンの上面から前記第１ゲート電極の第１部分の上面までの距離は、前記下部パターンの上面から前記第２ゲート電極の第１部分の上面までの距離と異なることを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明による半導体装置は、下部パターンと、前記下部パターン上に配置され、複数の第１シートパターンを含む第１チャネルパターンと、前記下部パターン上に配置され、複数の第２シートパターンを含む第２チャネルパターンと、ここで、前記第２チャネルパターンに含まれる前記第２シートパターンの個数は、前記第１チャネルパターンに含まれた前記第１シートパターンの個数より少なく、前記下部パターン上に配置され、前記第１チャネルパターン及び前記第２チャネルパターンと電気的に接続されるソース／ドレインパターンと、断面図において、前記第１シートパターンを囲む第１ゲート電極と、断面図において、前記第２シートパターンを囲む第２ゲート電極と、前記第１ゲート電極上の第１ゲートキャッピングパターンと、前記第２ゲート電極上の第２ゲートキャッピングパターンと、を有し、断面図において、前記下部パターンの上面から前記第１ゲート電極の上面までの距離は、前記下部パターンの上面から前記第２ゲート電極の上面までの距離より大きいことを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、ナノシート（ＮＳ）の幅ではなくナノシートの数を変更することで、製造プロセス中に発生する可能性のあるプロセス欠陥を排除でき、さらに、外側ゲートの体積を減らすことにより、メタルゲートとコンタクト間の静電容量を減らすことができる。
【図面の簡単な説明】
【００１０】
本発明の実施形態による半導体装置の概略構成を説明するための例示的な平面図である。
図１のＡ－Ａ線に沿って切断した断面図である。
図１のＢ－Ｂ線、Ｃ－Ｃ線、及びＤ－Ｄ線に沿って切断した断面図である。
図１のＥ－Ｅ線、Ｆ－Ｆ線、及びＧ－Ｇ線に沿って切断した断面図である。
図３のＰ領域を拡大して示す断面図である。
図３のＱ領域を拡大して示す断面図である。
図３のＲ領域を拡大して示す断面図である。
本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明の他の実施形態による半導体装置の概略構成を説明するための図である。
本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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