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公開番号2025026296
公報種別公開特許公報(A)
公開日2025-02-21
出願番号2024075356
出願日2024-05-07
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 30/60 20250101AFI20250214BHJP()
要約【課題】集積度を向上させた半導体装置を提供する。
【解決手段】半導体装置は、下部層間絶縁膜100上の第1アクティブパターンF1及び第2アクティブパターン、第1、第2アクティブパターン上のゲート電極G1～G4、第1アクティブパターン上の第1ソース領域S1、第2ソース領域S2及びドレイン領域D1、第2アクティブパターン上の第3ソース領域及びドレイン領域、第1、第3ソース領域の夫々に連結される第1コンタクトCA1、第2ソース領域と連結される第2コンタクトCA2、ドレイン領域D1に連結される第3コンタクトCA3、下部層間絶縁膜の内部に配置され、第1アクティブパターンと第2アクティブパターンとの間で第1水平方向に延び、第1コンタクト下部の下部配線層及び下部配線層と第1コンタクトとの間を連結する貫通ビアを備え、第2コンタクト及び第3コンタクトのそれぞれは、下部配線層から電気的に絶縁される。
【選択図】図2
特許請求の範囲【請求項１】
下部層間絶縁膜と、
前記下部層間絶縁膜上でそれぞれが第１水平方向に延びて前記第１水平方向とは異なる第２水平方向に離隔する第１アクティブパターン及び第２アクティブパターンと、
前記第１アクティブパターン及び前記第２アクティブパターン上で前記第２水平方向に延びるゲート電極と、
前記第１アクティブパターン上で前記ゲート電極の第１側に配置される第１ソース領域と、
前記第１アクティブパターン上で前記ゲート電極の第１側とは前記第１水平方向に対向する前記ゲート電極の第２側に配置される第２ソース領域と、
前記第２アクティブパターン上で前記ゲート電極の第１側に配置される第３ソース領域と、
前記第２アクティブパターン上で前記ゲート電極の第２側に配置されるドレイン領域と、
前記ゲート電極の第１側で前記第２水平方向に延びて前記第１ソース領域及び第３ソース領域のそれぞれに連結される第１コンタクトと、
前記ゲート電極の第２側で前記第２水平方向に延びて前記第２ソース領域に連結される第２コンタクトと、
前記ゲート電極の第２側で前記第２水平方向に延びて前記第２コンタクトから前記第２水平方向に離隔して前記ドレイン領域に連結される第３コンタクトと、
前記下部層間絶縁膜の内部に配置され、前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延びて前記第１コンタクトの下部で少なくとも一部が前記下部層間絶縁膜の上面から垂直方向に突出する下部配線層と、
前記第１ソース領域と前記第３ソース領域との間に配置されて前記下部配線層と前記第１コンタクトとの間を連結する貫通ビアと、を備え、
前記第２ソース領域と前記ドレイン領域との間で、前記第２コンタクト及び前記第３コンタクトのそれぞれは、前記下部配線層から電気的に絶縁されることを特徴とする半導体装置。
続きを表示（約 2,200 文字）【請求項２】
前記第１コンタクトと前記貫通ビアとは、一体型に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１コンタクト及び前記貫通ビアのそれぞれは、単一膜で形成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２ソース領域と前記ドレイン領域との間で、前記下部配線層の上面は、前記下部層間絶縁膜の上面と同一平面上に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記下部層間絶縁膜の上面と前記第１アクティブパターン及び前記第２アクティブパターンのそれぞれの下面との間に配置されて前記下部配線層に接する下部絶縁膜と、
前記下部層間絶縁膜の上面上に配置されて前記下部絶縁膜の側壁、前記第１アクティブパターンの側壁、及び前記第２アクティブパターンの側壁のそれぞれを囲むフィールド絶縁膜と、を更に含むことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１ソース領域と前記第３ソース領域との間で、前記下部絶縁膜の上面は、前記下部配線層の上面よりも高く形成されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１ソース領域の前記第２水平方向の側壁に沿って配置されるエッチング停止膜と、
前記エッチング停止膜を覆う上部層間絶縁膜と、を更に含み、
前記貫通ビアは、前記エッチング停止膜から前記第２水平方向に離隔することを特徴とする請求項１に記載の半導体装置。
【請求項８】
下部層間絶縁膜と、
前記下部層間絶縁膜上でそれぞれが第１水平方向に延びて前記第１水平方向とは異なる第２水平方向に離隔する第１アクティブパターン及び第２アクティブパターンと、
前記第１アクティブパターン及び前記第２アクティブパターン上でそれぞれが前記第２水平方向に延びて前記第１水平方向に順次離隔する第１～第４ゲート電極と、
前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延びて前記第１～第４ゲート電極のそれぞれを前記第２水平方向に分離するゲートカットと、
前記第１ゲート電極と前記第２ゲート電極との間で前記第１アクティブパターン上に配置される第１ソース領域と、
前記第２ゲート電極と前記第３ゲート電極との間で前記第１アクティブパターン上に配置される第２ソース領域と、
前記第３ゲート電極と前記第４ゲート電極との間で前記第１アクティブパターン上に配置される第１ドレイン領域と、
前記第１ゲート電極と前記第２ゲート電極との間で前記第２アクティブパターン上に配置される第３ソース領域と、
前記第２ゲート電極と前記第３ゲート電極との間で前記第２アクティブパターン上に配置される第２ドレイン領域と、
前記第３ゲート電極と前記第４ゲート電極との間で前記第２アクティブパターン上に配置される第４ソース領域と、
前記第１ゲート電極と前記第２ゲート電極との間で前記第２水平方向に延びて前記第１ソース領域及び前記第３ソース領域のそれぞれに連結される第１コンタクトと、
前記第２ゲート電極と前記第３ゲート電極との間で前記第２水平方向に延びて前記第２ソース領域に連結される第２コンタクトと、
前記第３ゲート電極と前記第４ゲート電極との間で前記第２水平方向に延びて前記第１ドレイン領域に連結される第３コンタクトと、
前記第２ゲート電極と前記第３ゲート電極との間で前記第２水平方向に延び、前記第２コンタクトから前記第２水平方向に離隔して前記第２ドレイン領域に連結される第４コンタクトと、
前記第３ゲート電極と前記第４ゲート電極との間で前記第２水平方向に延び、前記第３コンタクトから前記第２水平方向に離隔して前記第４ソース領域に連結される第５コンタクトと、
前記下部層間絶縁膜の内部に配置されて前記ゲートカットの下部で前記第１水平方向に延びる下部配線層と、
前記ゲートカットに交差して前記下部配線層と前記第１コンタクトとの間を連結する貫通ビアと、を備え、
前記第２ゲート電極と前記第３ゲート電極との間で、前記第２コンタクト及び前記第４コンタクトのそれぞれは、前記下部配線層から電気的に絶縁され、
前記第３ゲート電極と前記第４ゲート電極との間で、前記第３コンタクト及び前記第５コンタクトのそれぞれは、前記下部配線層から電気的に絶縁されることを特徴とする半導体装置。
【請求項９】
前記第２ソース領域と前記第２ドレイン領域との間及び前記第１ドレイン領域と前記第４ソース領域との間のそれぞれで、前記ゲートカットは、前記下部配線層から垂直方向に離隔することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１ソース領域の前記第２水平方向の側壁に沿って配置されるエッチング停止膜と、
前記エッチング停止膜を覆う上部層間絶縁膜と、を更に含み、
前記貫通ビアの少なくとも一部は、前記エッチング停止膜に接することを特徴とする請求項８に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、ＭＢＣＦＥＴ
ＴＭ
（Ｍｕｌｔｉ－ＢｒｉｄｇｅＣｈａｎｎｅｌＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を含む半導体装置に関する。
続きを表示（約 6,600 文字）【背景技術】
【０００２】
集積回路装置の密度を高めるためのスケーリング（ｓｃａｌｉｎｇ）技術の一つとして、基板上にフィン（ｆｉｎ）形状又はナノワイヤ（ｎａｎｏｗｉｒｅ）形状のシリコンボディ（ｂｏｄｙ）を形成し、シリコンボディの表面の上にゲートを形成するマルチ－ゲート（ｍｕｌｔｉ－ｇａｔｅ）トランジスタが提案された。
【０００３】
このようなマルチゲートトランジスタは、３次元のチャネルを用いるため、スケーリングすることが容易である。また、マルチゲートトランジスタのゲートの長さを増加させなくても、電流制御能力を向上させることができる。のみならず、ドレイン電圧によりチャネル領域の電位が影響を受けるＳＣＥ（ｓｈｏｒｔｃｈａｎｎｅｌｅｆｆｅｃｔ）を効果的に抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
米国特許第１１２１７５２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、貫通ビアが形成される領域を最小化して集積度を向上させた半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一態様による半導体装置は、下部層間絶縁膜と、前記下部層間絶縁膜上でそれぞれが第１水平方向に延びて前記第１水平方向とは異なる第２水平方向に離隔する第１アクティブパターン及び第２アクティブパターンと、前記第１アクティブパターン及び前記第２アクティブパターン上で前記第２水平方向に延びるゲート電極と、前記第１アクティブパターン上で前記ゲート電極の第１側に配置される第１ソース領域と、前記第１アクティブパターン上で前記ゲート電極の第１側とは前記第１水平方向に対向する前記ゲート電極の第２側に配置される第２ソース領域と、前記第２アクティブパターン上で前記ゲート電極の第１側に配置される第３ソース領域と、前記第２アクティブパターン上で前記ゲート電極の第２側に配置されるドレイン領域と、前記ゲート電極の第１側で前記第２水平方向に延びて前記第１ソース領域及び前記第３ソース領域のそれぞれに連結される第１コンタクトと、前記ゲート電極の第２側で前記第２水平方向に延びて前記第２ソース領域に連結される第２コンタクトと、前記ゲート電極の第２側で前記第２水平方向に延びて前記第２コンタクトから前記第２水平方向に離隔して前記ドレイン領域に連結される第３コンタクトと、前記下部層間絶縁膜の内部に配置され、前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延びて前記第１コンタクトの下部で少なくとも一部が前記下部層間絶縁膜の上面から垂直方向に突出する下部配線層と、前記第１ソース領域と前記第３ソース領域との間に配置されて前記下部配線層と前記第１コンタクトとの間を連結する貫通ビアと、を備え、前記第２ソース領域と前記ドレイン領域との間で、前記第２コンタクト及び前記第３コンタクトのそれぞれは、前記下部配線層から電気的に絶縁される。
【０００７】
上記目的を達成するためになされた本発明の他の態様による半導体装置は、下部層間絶縁膜と、前記下部層間絶縁膜上でそれぞれが第１水平方向に延びて前記第１水平方向とは異なる第２水平方向に離隔する第１アクティブパターン及び第２アクティブパターンと、前記第１アクティブパターン及び前記第２アクティブパターン上でそれぞれが前記第２水平方向に延びて前記第１水平方向に順次離隔する第１～第４ゲート電極と、前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延びて前記第１～第４ゲート電極のそれぞれを前記第２水平方向に分離するゲートカットと、前記第１ゲート電極と前記第２ゲート電極との間で前記第１アクティブパターン上に配置される第１ソース領域と、前記第２ゲート電極と前記第３ゲート電極との間で前記第１アクティブパターン上に配置される第２ソース領域と、前記第３ゲート電極と前記第４ゲート電極との間で前記第１アクティブパターン上に配置される第１ドレイン領域と、前記第１ゲート電極と前記第２ゲート電極との間で前記第２アクティブパターン上に配置される第３ソース領域と、前記第２ゲート電極と前記第３ゲート電極との間で前記第２アクティブパターン上に配置される第２ドレイン領域と、前記第３ゲート電極と前記第４ゲート電極との間で前記第２アクティブパターン上に配置される第４ソース領域と、前記第１ゲート電極と前記第２ゲート電極との間で前記第２水平方向に延びて前記第１ソース領域及び前記第３ソース領域のそれぞれに連結される第１コンタクトと、前記第２ゲート電極と前記第３ゲート電極との間で前記第２水平方向に延びて前記第２ソース領域に連結される第２コンタクトと、前記第３ゲート電極と前記第４ゲート電極との間で前記第２水平方向に延びて前記第１ドレイン領域に連結される第３コンタクトと、前記第２ゲート電極と前記第３ゲート電極との間で前記第２水平方向に延び、前記第２コンタクトから前記第２水平方向に離隔して前記第２ドレイン領域に連結される第４コンタクトと、前記第３ゲート電極と前記第４ゲート電極との間で前記第２水平方向に延び、前記第３コンタクトから第２水平方向に離隔して前記第４ソース領域に連結される第５コンタクトと、前記下部層間絶縁膜の内部に配置されて前記ゲートカットの下部で前記第１水平方向に延びる下部配線層と、前記ゲートカットに交差して前記下部配線層と前記第１コンタクトとの間を連結する貫通ビアと、を備え、前記第２ゲート電極と前記第３ゲート電極との間で、前記第２コンタクト及び前記第４コンタクトのそれぞれは、前記下部配線層から電気的に絶縁され、前記第３ゲート電極と前記第４ゲート電極との間で、前記第３コンタクト及び前記第５コンタクトのそれぞれは、前記下部配線層から電気的に絶縁される。
【０００８】
一実施形態による半導体装置は、下部層間絶縁膜と、前記下部層間絶縁膜上でそれぞれが第１水平方向に延びて前記第１水平方向とは異なる第２水平方向に離隔する第１アクティブパターン及び第２アクティブパターンと、前記第１アクティブパターン上で垂直方向に互いに離隔して積層された第１複数のナノシートと、前記第２アクティブパターン上で垂直方向に互いに離隔して積層された第２複数のナノシートと、前記第１アクティブパターン及び前記第２アクティブパターン上で前記第２水平方向に延びて前記第１複数のナノシート及び前記第２複数のナノシートを囲むゲート電極と、前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延びて前記ゲート電極を前記第２水平方向に分離するゲートカットと、前記第１アクティブパターン上で前記ゲート電極の第１側に配置される第１ソース領域と、前記第１アクティブパターン上で前記ゲート電極の第１側とは前記第１水平方向に対向する前記ゲート電極の第２側に配置される第２ソース領域と、前記第２アクティブパターン上で前記ゲート電極の第１側に配置される第３ソース領域と、前記第２アクティブパターン上で前記ゲート電極の第２側に配置されるドレイン領域と、前記ゲート電極の第１側で前記第２水平方向に延びて前記第１ソース領域及び前記第３ソース領域のそれぞれに連結される第１コンタクトと、前記ゲート電極の第２側で前記第２水平方向に延びて前記第２ソース領域に連結される第２コンタクトと、前記ゲート電極の第２側で前記第２水平方向に延びて前記第２コンタクトから前記第２水平方向に離隔して前記ドレイン領域に連結される第３コンタクトと、前記下部層間絶縁膜の内部に配置され、前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延びて前記第１コンタクトの下部で少なくとも一部が前記下部層間絶縁膜の上面から垂直方向に突出して前記第１アクティブパターン及び前記第２アクティブパターンのそれぞれに垂直方向にオーバーラップする下部配線層と、前記第１ソース領域と前記第３ソース領域との間に配置されてゲートカットと交差して前記下部配線層と前記第１コンタクトとの間を連結して前記第１コンタクトと一体型に形成される貫通ビアと、前記下部層間絶縁膜の上面と前記第１アクティブパターン及び前記第２アクティブパターンのそれぞれの下面との間に配置されて前記下部配線層に接する下部絶縁膜と、前記下部層間絶縁膜の上面上に配置されて前記下部絶縁膜の側壁、前記第１アクティブパターンの側壁、及び前記第２アクティブパターンの側壁のそれぞれを囲むフィールド絶縁膜と、を備え、第２ソース領域とドレイン領域との間で、第２コンタクト及び第３コンタクトのそれぞれは、前記下部配線層から電気的に絶縁され、前記第１ソース領域と前記第３ソース領域との間で、前記下部絶縁膜の上面は、前記下部配線層の上面よりも高く形成される。
【発明の効果】
【０００９】
本発明の半導体装置によれば、貫通ビアが形成される領域を最小化することで、工程難易度を減少させて、集積度を向上させることができる。
【図面の簡単な説明】
【００１０】
本発明の一実施形態による半導体装置を説明するためのレイアウト図である。
図１のＡ－Ａ’線に沿って切断した断面図である。
図１のＢ－Ｂ’線に沿って切断した断面図である。
図１のＣ－Ｃ’線に沿って切断した断面図である。
図１のＤ－Ｄ’線に沿って切断した断面図である。
図１のＥ－Ｅ’線に沿って切断した断面図である。
図１のＦ－Ｆ’線に沿って切断した断面図である。
本発明の一実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明の一実施形態による半導体装置の製造方法を説明するための中間段階図である。
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本発明の他の実施形態による半導体装置を説明するための断面図である。
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本発明の更に他の実施形態による第１例の半導体装置を説明するための断面図である。
本発明の更に他の実施形態による第２例の半導体装置を説明するための断面図である。
本発明の更に他の実施形態による第３例の半導体装置を説明するための断面図である。
本発明の更に他の実施形態による第４例の半導体装置を説明するための断面図である。
本発明の更に他の実施形態による第５例の半導体装置を説明するための断面図である。
本発明の更に他の実施形態による第５例の半導体装置を説明するための断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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