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公開番号2025009214
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2023112068
出願日2023-07-07
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/24 20060101AFI20250110BHJP(情報記憶)
要約【課題】動作時間を短縮する。
【解決手段】実施形態のメモリデバイスは、複数のビット線と、複数のストリングと、第1及び第2配線と、ワード線と、シーケンサとを含む。複数のストリングは、複数のビット線にそれぞれ接続される。各ストリングは、メモリセル並びに第1及び第2トランジスタを含む。第1配線は、複数のストリングの各々の第1トランジスタに接続される。第2配線は、複数のストリングの各々の第2トランジスタに接続される。ワード線は、複数のストリングの各々のメモリセルに接続される。シーケンサは、ワード線が選択されたN(Nは1以上の整数)バイトの読み出し動作において、第1及び第2配線の一方に第1電圧を印加し、第1及び第2配線の他方に第1電圧よりも高い第2電圧を印加する。シーケンサは、ワード線が選択された2×Nバイトの読み出し動作において、第1及び第2配線のそれぞれに第1電圧よりも第3電圧を印加する。
【選択図】図20
特許請求の範囲【請求項１】
複数のビット線と、
各々の一端が前記複数のビット線にそれぞれ接続され、直列に接続されたメモリセルと第１トランジスタと第２トランジスタとを含む複数のストリングと、
前記複数のストリングの各々の前記第１トランジスタに接続された第１配線と、
前記複数のストリングの各々の前記第２トランジスタに接続された第２配線と、
前記複数のストリングの各々の前記メモリセルに接続されたワード線と、
シーケンサと、を備え、
前記シーケンサは、
前記ワード線が選択されたＮ（Ｎは１以上の整数）バイトの読み出し動作において、前記第１配線及び前記第２配線の一方に第１電圧を印加し、前記第１配線及び前記第２配線の他方に前記第１電圧よりも高い第２電圧を印加し、
前記ワード線が選択された２×Ｎバイトの読み出し動作において、前記第１配線及び前記第２配線のそれぞれに前記第１電圧よりも高い第３電圧を印加する、
メモリデバイス。
続きを表示（約 2,400 文字）【請求項２】
前記複数のビット線にそれぞれ接続され、データを判定可能に構成された複数のセンスアンプユニットをさらに備え、
前記複数のセンスアンプユニットの各々は、前記複数のビット線のいずれかに接続された第３トランジスタを含み、
前記ワード線が選択されたＮバイトの読み出し動作において、前記複数のセンスアンプユニットに含まれ、且つＮバイトに対応する数の前記第３トランジスタがオン状態に制御され、残りの前記第３トランジスタがオフ状態に制御され、
前記ワード線が選択された２×Ｎバイトの読み出し動作において、前記複数のセンスアンプユニットに含まれ、且つ２×Ｎバイトに対応する数の前記第３トランジスタがオン状態に制御される、
請求項１に記載のメモリデバイス。
【請求項３】
前記Ｎバイトの読み出し動作は、第１及び第２モードを有し、
前記シーケンサは、前記第１モードにおいて、前記第１配線及び前記第２配線にそれぞれ前記第１電圧及び前記第２電圧を印加し、前記第２モードにおいて、前記第１配線及び前記第２配線にそれぞれ前記第２電圧及び前記第１電圧を印加する、
請求項２に記載のメモリデバイス。
【請求項４】
前記Ｎバイトの読み出し動作において、前記シーケンサは、
前記第１モードの場合に、前記複数のビット線に含まれた偶数ビット線に接続された前記第３トランジスタをオン状態に制御し、
前記第２モードの場合に、前記複数のビット線に含まれた奇数ビット線に接続された前記第３トランジスタをオン状態に制御する、
請求項３に記載のメモリデバイス。
【請求項５】
前記複数のストリングのうち前記偶数ビット線に接続された偶数ストリングにおいて、前記第１トランジスタの閾値電圧は、前記第２トランジスタの閾値電圧よりも低く、
前記複数のストリングのうち前記奇数ビット線に接続された奇数ストリングにおいて、前記第１トランジスタの閾値電圧は、前記第２トランジスタの閾値電圧よりも高い、
請求項３に記載のメモリデバイス。
【請求項６】
前記第１電圧は、前記偶数ストリングにおける前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧との間の電圧であり、且つ前記奇数ストリングにおける前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧との間の電圧であり、
前記第２電圧は、前記偶数ストリングにおける前記第２トランジスタの閾値電圧よりも高く、且つ前記奇数ストリングにおける前記第１トランジスタの閾値電圧よりも高い電圧である、
請求項１に記載のメモリデバイス。
【請求項７】
基板をさらに備え、
前記複数のストリングの各々において、前記第１トランジスタと、前記第２トランジスタと、前記メモリセルとは、前記基板の表面と交差する方向に並んでいる、
請求項１に記載のメモリデバイス。
【請求項８】
前記第２電圧は、前記第３電圧と略等しい、
請求項１に記載のメモリデバイス。
【請求項９】
第１方向に積層されたＣＭＯＳ層と第１メモリ層と第２メモリ層と、
シーケンサと、を備え、
前記第１メモリ層は、複数の第１ビット線と、各々の一端が前記複数の第１ビット線にそれぞれ接続された複数の第１ストリングを含み、
前記第２メモリ層は、複数の第２ビット線と、各々の一端が前記複数の第２ビット線にそれぞれ接続された複数の第２ストリングを含み、
前記ＣＭＯＳ層は、前記複数の第１ビット線にそれぞれ接続され、且つ前記複数の第２ビット線にそれぞれ接続され、データを判定可能に構成された複数のセンスアンプユニットを含み、前記複数のセンスアンプユニットの各々は、前記複数の第１ビット線のいずれかと接続された第１トランジスタと、前記複数の第２ビット線のいずれかと接続された第２トランジスタと、前記第１トランジスタと前記第２トランジスタとのそれぞれに接続されたセンスノードとを含み、前記複数のセンスアンプユニットは、複数の第１センスアンプユニットと複数の第２センスアンプユニットとを含み、
前記シーケンサは、読み出し動作において、
前記複数の第１センスアンプユニットの各々の前記第１トランジスタに第１論理レベルの電圧を印加し、前記複数の第１センスアンプユニットの各々の前記第２トランジスタに前記第１論理レベルと異なる第２論理レベルの電圧を印加し、
前記複数の第２センスアンプユニットの各々の前記第１トランジスタに前記第２論理レベルの電圧を印加し、前記複数の第２センスアンプユニットの各々の前記第２トランジスタに前記第１論理レベルの電圧を印加する、
メモリデバイス。
【請求項１０】
前記シーケンサは、
前記第１読み出し動作において、前記第１センスアンプユニットの前記第１トランジスタと、前記第２センスアンプユニットの前記第２トランジスタとのそれぞれをオン状態に制御し、且つ前記第１センスアンプユニットの前記第２トランジスタと、前記第２センスアンプユニットの前記第１トランジスタとのそれぞれをオフ状態に制御し、
前記第２読み出し動作において、前記第１センスアンプユニットの前記第２トランジスタと、前記第２センスアンプユニットの前記第１トランジスタとのそれぞれをオン状態に制御し、且つ前記第１センスアンプユニットの前記第１トランジスタと、前記第２センスアンプユニットの前記第２トランジスタとのそれぞれをオフ状態に制御する、
請求項９に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－０７２３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作時間を短縮する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、複数のビット線と、複数のストリングと、第１配線と、第２配線と、ワード線と、シーケンサとを含む。複数のストリングの各々の一端は、複数のビット線にそれぞれ接続される。複数のストリングの各々は、直列に接続されたメモリセル並びに第１及び第２トランジスタを含む。第１配線は、複数のストリングの各々の第１トランジスタに接続される。第２配線は、複数のストリングの各々の第２トランジスタに接続される。ワード線は、複数のストリングの各々のメモリセルに接続される。シーケンサは、ワード線が選択されたＮ（Ｎは１以上の整数）バイトの読み出し動作において、第１配線及び第２配線の一方に第１電圧を印加し、第１配線及び第２配線の他方に第１電圧よりも高い第２電圧を印加する。シーケンサは、ワード線が選択された２×Ｎバイトの読み出し動作において、第１配線及び第２配線のそれぞれに第１電圧よりも高い第３電圧を印加する。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスの全体構成の一例を示すブロック図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるロウデコーダモジュールの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるデータレジスタ及びセンスアンプモジュールの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスの外観の一例を示す斜視図。
第１実施形態に係るメモリデバイスが備える接合面の平面レイアウトの一例を示す模式図。
第１実施形態に係るメモリデバイスが備えるメモリ層の平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリ層のメモリ領域における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリ層のメモリ領域における断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリ層に含まれたメモリピラーの断面構造の一例を示す、図１０のＸＩ－ＸＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリ層の引出領域における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリ層の引出領域における断面構造の一例を示す、図１２のＸＩＩ－ＸＩＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスにおけるメモリセルトランジスタの閾値電圧分布及びデータの割り当ての一例を示す模式図。
第１実施形態に係るメモリデバイスにおける選択トランジスタの閾値電圧分布の一例を示す模式図。
第１実施形態に係るメモリデバイスにおける選択トランジスタの閾値電圧の割り当ての一例を示す模式図。
第１実施形態に係るメモリデバイスの偶奇ビット線読み出し動作の一例を示すタイミングチャート。
第１実施形態に係るメモリデバイスの偶奇ビット線読み出し動作におけるビット線の選択方法の一例を示す模式図。
第１実施形態に係るメモリデバイスの偶数ビット線読み出し動作の一例を示すタイミングチャート。
第１実施形態に係るメモリデバイスの偶数ビット線読み出し動作におけるビット線の選択方法の一例を示す模式図。
第１実施形態に係るメモリデバイスの奇数ビット線読み出し動作の一例を示すタイミングチャート。
第１実施形態に係るメモリデバイスの奇数ビット線読み出し動作におけるビット線の選択方法の一例を示す模式図。
第２実施形態に係るメモリデバイスの全体構成の一例を示すブロック図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第２実施形態に係るメモリデバイスが備えるロウデコーダモジュールの回路構成の一例を示す回路図。
第２実施形態に係るメモリデバイスが備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。
第２実施形態に係るメモリデバイスの外観の一例を示す斜視図。
第２実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスにおける選択トランジスタの閾値電圧の割り当ての一例を示す模式図。
第２実施形態に係るメモリデバイスの第１読み出し動作の一例を示すタイミングチャート。
第２実施形態に係るメモリデバイスの第１読み出し動作におけるビット線の選択方法の一例を示す模式図。
第２実施形態に係るメモリデバイスの第１読み出し動作におけるビット線の選択方法の一例を示す模式図。
第２実施形態に係るメモリデバイスの第２読み出し動作の一例を示すタイミングチャート。
第２実施形態に係るメモリデバイスのシールド読み出し動作の一例を示すタイミングチャート。
第２実施形態に係るメモリデバイスのシールド読み出し動作におけるビット線の選択方法の一例を示す模式図。
第２実施形態に係るメモリデバイスの書き込み動作の概要を示すタイミングチャート。
第２実施形態に係るメモリデバイスの書き込み動作のプログラム動作の一例を示すタイミングチャート。
第２実施形態に係るメモリデバイスの書き込み動作のプログラム動作におけるビット線の選択方法の一例を示す模式図。
ビット線のグループの割り当ての変形例を示す模式図。
メモリデバイスの構造の変形例を示す断面図。
接合パッドの接合部の詳細な断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。図面に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【０００８】
＜１＞第１実施形態
第１実施形態に係るメモリデバイス１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリの一種である。第１実施形態に係るメモリデバイス１では、複数のビット線が２つのグループに分類される。そして、メモリデバイス１は、ＮＡＮＤストリングに含まれた２種類の選択トランジスタを利用することによって、２つのグループを個別に選択した動作を実行する。以下に、第１実施形態の詳細について説明する。
【０００９】
＜１－１＞構成
まず、第１実施形態に係るメモリデバイス１の構成について説明する。
【００１０】
＜１－１－１＞メモリデバイス１の全体構成
図１は、第１実施形態に係るメモリデバイス１の全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、データレジスタ１７、及びセンスアンプモジュール１８を備える。
（【００１１】以降は省略されています）

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