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公開番号2025001713
公報種別公開特許公報(A)
公開日2025-01-09
出願番号2023101343
出願日2023-06-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 16/34 20060101AFI20241226BHJP(情報記憶)
要約【課題】メモリセルトランジスタの閾値電圧の変動を抑制可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、基板から第1方向に延伸するメモリピラーMPと、メモリピラーの一方の側面に対向して複数のワード線WL_eが設けられてNANDストリング50eが形成され、メモリピラーを挟む他方の側面に対向して複数のワード線WL_oが設けられてNANDストリング50oが形成され、ワード線WL_e_nの読み出し動作の終了時に全てのワード線WL_eと全てのワード線WL_oにVread電圧が印加され、その後、全てのワード線WL_eの電圧を低下させた後、全てのワード線WL_o、セレクトゲート線SGD及びセレクトゲート線SGSの電圧を低下させる制御回路を備える。
【選択図】図20
特許請求の範囲【請求項１】
基板と、
前記基板から第１方向に延伸するメモリピラーと、
前記基板の上に、前記基板と前記第１方向に離間して、前記基板の基板面に平行に設けられ、前記メモリピラーと対向した第１導電層と、
前記基板の上に、前記第１導電層と前記第１方向に交差する第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第２導電層と、
前記基板と前記第１導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第３導電層と、
前記基板と前記第２導電層の間に、前記第３導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第４導電層と、
前記第１導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第５導電層と、
前記第２導電層の上に、前記第５導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第６導電層と、
前記基板と前記第３導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第７導電層と、
前記基板と前記第４導電層の間に、前記第７導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第８導電層と、
前記第５導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第９導電層と、
前記第６導電層の上に、前記第９導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第１０導電層と、
前記第１導電層と前記メモリピラーとの間に形成された第１メモリセルと、
前記第２導電層と前記メモリピラーとの間に形成された第２メモリセルと、
前記第３導電層と前記メモリピラーとの間に形成された第３メモリセルと、
前記第４導電層と前記メモリピラーとの間に形成された第４メモリセルと、
前記第５導電層と前記メモリピラーとの間に形成された第５メモリセルと、
前記第６導電層と前記メモリピラーとの間に形成された第６メモリセルと、
前記第７導電層と前記メモリピラーとの間に形成された第７メモリセルと、
前記第８導電層と前記メモリピラーとの間に形成された第８メモリセルと、
前記第９導電層と前記メモリピラーとの間に形成された第９メモリセルと、
前記第１０導電層と前記メモリピラーとの間に形成された第１０メモリセルと、
前記第１導電層に第１電圧を印加し、前記第２導電層、前記第４導電層及び前記第６導電層に前記第１電圧より低い第２電圧を印加し、前記第３導電層、前記第５導電層、前記第７導電層、前記第８導電層、前記第９導電層及び前記第１０導電層に前記第１電圧より高い第３電圧を印加し、その後、
前記第１導電層、前記第２導電層、前記第４導電層及び前記第６導電層に前記第３電圧を印加し、その後、
前記第１導電層、前記第３導電層、前記第５導電層、前記第７導電層及び前記第９導電層に前記第１電圧より低い第４電圧を印加し、その後、
前記第２導電層、前記第４導電層、前記第６導電層、前記第８導電層及び前記第１０導電層に前記第１電圧より低い第５電圧を印加する、
制御回路と、
を備える半導体記憶装置。
続きを表示（約 2,200 文字）【請求項２】
前記第４電圧及び前記第５電圧は前記第２電圧より高く、
前記第４電圧と前記第５電圧は等しい、
請求項１記載の半導体装置。
【請求項３】
前記制御回路は、
前記第２導電層、前記第４導電層、前記第６導電層、前記第８導電層及び前記第１０導電層に前記第１電圧より低い前記第５電圧を印加した後に、
前記第１導電層、前記第３導電層、前記第５導電層、前記第７導電層及び前記第９導電層に前記第１電圧より低く前記第４電圧より高い第６電圧を印加する、
請求項１記載の半導体記憶装置。
【請求項４】
前記第２電圧と前記第４電圧は等しく、
前記第５電圧と前記第６電圧は等しい、
請求項３記載の半導体記憶装置。
【請求項５】
基板と、
前記基板から第１方向に延伸するメモリピラーと、
前記基板の上に、前記基板と前記第１方向に離間して、前記基板の基板面に平行に設けられ、前記メモリピラーと対向した第１導電層と、
前記基板の上に、前記第１導電層と前記第１方向に交差する第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第２導電層と、
前記基板と前記第１導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第３導電層と、
前記基板と前記第２導電層の間に、前記第３導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第４導電層と、
前記第１導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第５導電層と、
前記第２導電層の上に、前記第５導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第６導電層と、
前記基板と前記第３導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第７導電層と、
前記基板と前記第４導電層の間に、前記第７導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第８導電層と、
前記第５導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第９導電層と、
前記第６導電層の上に、前記第９導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第１０導電層と、
前記第１導電層と前記メモリピラーとの間に形成された第１メモリセルと、
前記第２導電層と前記メモリピラーとの間に形成された第２メモリセルと、
前記第３導電層と前記メモリピラーとの間に形成された第３メモリセルと、
前記第４導電層と前記メモリピラーとの間に形成された第４メモリセルと、
前記第５導電層と前記メモリピラーとの間に形成された第５メモリセルと、
前記第６導電層と前記メモリピラーとの間に形成された第６メモリセルと、
前記第７導電層と前記メモリピラーとの間に形成された第７メモリセルと、
前記第８導電層と前記メモリピラーとの間に形成された第８メモリセルと、
前記第９導電層と前記メモリピラーとの間に形成された第９メモリセルと、
前記第１０導電層と前記メモリピラーとの間に形成された第１０メモリセルと、
前記第１導電層に第１電圧を印加し、前記第２導電層、前記第４導電層及び前記第６導電層に前記第１電圧より低い第２電圧を印加し、前記第３導電層、前記第５導電層、前記第７導電層、前記第８導電層、前記第９導電層及び前記第１０導電層に前記第１電圧より高い第３電圧を印加し、その後、
前記第１導電層、前記第２導電層、前記第４導電層及び前記第６導電層に前記第３電圧を印加し、その後、
前記第２導電層、前記第４導電層、前記第６導電層、前記第８導電層及び前記第１０導電層に前記第１電圧より低い第４電圧を印加し、その後、
前記第１導電層、前記第３導電層、前記第５導電層、前記第７導電層及び前記第９導電層に前記第１電圧より低い第５電圧を印加する、
制御回路と、
を備える半導体記憶装置。
【請求項６】
前記第４電圧及び前記第５電圧は前記第２電圧より高く、
前記第４電圧と前記第５電圧は等しい、
請求項５記載の半導体装置。
【請求項７】
前記制御回路は、
前記第１導電層、前記第３導電層、前記第５導電層、前記第７導電層及び前記第９導電層に前記第５電圧を印加した後に、
前記第２導電層、前記第４導電層、前記第６導電層、前記第８導電層及び前記第１０導電層に前記第１電圧より低く前記第４電圧より高い第６電圧を印加する、
請求項５記載の半導体記憶装置。
【請求項８】
前記第２電圧と前記第４電圧は等しく、
前記第５電圧と前記第６電圧は等しい、
請求項７記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１６８１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、メモリセルトランジスタの閾値電圧の変動を抑制可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体製造装置は、基板と、基板から第１方向に延伸するメモリピラーと、基板の上に、基板と第１方向に離間して、基板の基板面に平行に設けられ、メモリピラーと対向した第１導電層と、基板の上に、第１導電層と第１方向に交差する第２方向においてメモリピラーを介して隣り合い、基板面に平行に設けられ、メモリピラーと対向した第２導電層と、基板と第１導電層の間に、基板面に平行に設けられ、メモリピラーと対向した第３導電層と、基板と第２導電層の間に、第３導電層と第２方向においてメモリピラーを介して隣り合い、基板面に平行に設けられ、メモリピラーと対向した第４導電層と、第１導電層の上に、基板面に平行に設けられ、メモリピラーと対向した第５導電層と、第２導電層の上に、第５導電層と第２方向においてメモリピラーを介して隣り合い、基板面に平行に設けられ、メモリピラーと対向した第６導電層と、基板と第３導電層の間に、基板面に平行に設けられ、メモリピラーと対向した第７導電層と、基板と第４導電層の間に、第７導電層と第２方向においてメモリピラーを介して隣り合い、基板面に平行に設けられ、メモリピラーと対向した第８導電層と、第５導電層の上に、基板面に平行に設けられ、メモリピラーと対向した第９導電層と、第６導電層の上に、第９導電層と第２方向においてメモリピラーを介して隣り合い、基板面に平行に設けられ、メモリピラーと対向した第１０導電層と、第１導電層とメモリピラーとの間に形成された第１メモリセルと、第２導電層とメモリピラーとの間に形成された第２メモリセルと、第３導電層とメモリピラーとの間に形成された第３メモリセルと、第４導電層とメモリピラーとの間に形成された第４メモリセルと、第５導電層とメモリピラーとの間に形成された第５メモリセルと、第６導電層とメモリピラーとの間に形成された第６メモリセルと、第７導電層とメモリピラーとの間に形成された第７メモリセルと、第８導電層とメモリピラーとの間に形成された第８メモリセルと、第９導電層とメモリピラーとの間に形成された第９メモリセルと、第１０導電層とメモリピラーとの間に形成された第１０メモリセルと、第１導電層に第１電圧を印加し、第２導電層、第４導電層及び第６導電層に第１電圧より低い第２電圧を印加し、第３導電層、第５導電層、第７導電層、第８導電層、第９導電層及び第１０導電層に第１電圧より高い第３電圧を印加し、その後、第１導電層、第２導電層、第４導電層及び第６導電層に第３電圧を印加し、その後、第１導電層、第３導電層、第５導電層、第７導電層及び第９導電層に第１電圧より低い第４電圧を印加し、その後、第２導電層、第４導電層、第６導電層、第８導電層及び第１０導電層に第１電圧より低い第５電圧を印加する、
制御回路と、を備える。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す模式図である。
第１実施形態に係るセレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す模式図である。
第１実施形態に係るワード線及びメモリピラーの平面レイアウトを示す模式図である。
図３及び図４に示す半導体記憶装置のＢ１－Ｂ２切断部端面図である。
図３及び図４に示す半導体記憶装置のＡ１－Ａ２切断部端面図である。
図５に示すメモリセルトランジスタのＣ１－Ｃ２切断部端面図である。
図７に示すメモリセルトランジスタのＤ１－Ｄ２切断部端面図である。
図７に示すメモリセルトランジスタの変形例を示す切断部端面図である。
図９に示すメモリセルトランジスタのＥ１－Ｅ２切断部断面図である。
第１実施形態に係る半導体記憶装置におけるメモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路を示す図である。
第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
第１実施形態に係る偶数ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。
第１実施形態に係る奇数ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。
第１実施形態に係る電圧生成回路２７と偶数ワード線ドライバ２８の電気的接続を説明するための模式図である。
第１実施形態に係る電圧生成回路２７と奇数ワード線ドライバ２８の電気的接続を説明するための模式図である。
第１実施形態の半導体記憶装置において、メモリセルトランジスタの閾値電圧の変動を模式的に示す図である。
第１実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
第１実施形態の半導体記憶装置における電圧の一例を示す図である。
第１実施形態の半導体記憶装置における電圧の一例を示す図である。
比較形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
第１実施形態の比較形態の半導体記憶装置における電圧の一例を示す図である。
第１実施形態の比較形態の半導体記憶装置における電圧の一例を示す図である。
第１実施形態の変形例の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
第２実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。
【０００９】
図１に示すように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄｓｔａｔｅｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
【００１０】
半導体記憶装置１は、例えば、メモリコントローラ２に接続し、メモリコントローラ２を用いて制御される。メモリコントローラ２は、例えば、ホストデバイスから半導体記憶装置１の動作に必要な命令を受信し、当該命令を半導体記憶装置１に送信する。メモリコントローラ２は、当該命令を半導体記憶装置１に送信し、半導体記憶装置１からのデータの読み出し、半導体記憶装置１へのデータの書込み、または半導体記憶装置１のデータの消去を制御する。本実施形態において、半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。
（【００１１】以降は省略されています）

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