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公開番号2025011108
公報種別公開特許公報(A)
公開日2025-01-23
出願番号2024163480,2022556563
出願日2024-09-20,2020-09-22
発明の名称人工ニューラルネットワークにおけるアナログニューラルメモリアレイのための不揮発性メモリセルのページ又はワードの精密チューニング及び関連する高電圧回路
出願人シリコンストーリッジテクノロージーインコーポレイテッド,SILICON STORAGE TECHNOLOGY, INC.
代理人弁理士法人英知国際特許商標事務所
主分類G11C 16/34 20060101AFI20250116BHJP(情報記憶)
要約【課題】不揮発性メモリセルのワード又はページでチューニングを実行する方法を提供する。
【解決手段】ページ又はワード基準の双方向チューニングアルゴリズムは、不揮発性メモリセルのワード又はページを消去するステップと、不揮発性メモリセルのワード又はページのソフトプログラミングを実行するステップと、不揮発性メモリセルのワード又はページの粗プログラミングを実行するステップと、不揮発性メモリセルのワード又はページの微細プログラミングを実行するステップと、不揮発性メモリセルのワード又はページ内の任意の高速ビットを識別して、それらのビットが、通常(非高速及び非低速)ビットとは異なるシーケンスを使用してプログラムされるようにするステップと、を含む。
【選択図】図20B
特許請求の範囲【請求項１】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
複数の消去ゲートイネーブルトランジスタであって、それぞれの消去ゲートイネーブルトランジスタは、不揮発性メモリセルのワードの消去ゲート端子に結合されている、複数の消去ゲートイネーブルトランジスタと、を備える、アナログニューラルメモリシステム。
続きを表示（約 1,400 文字）【請求項２】
複数の消去ゲート線であって、それぞれの消去ゲート線は、消去ゲートイネーブルトランジスタに結合されている、複数の消去ゲート線を更に備え、
不揮発性メモリセルのワードは、前記消去ゲートイネーブルトランジスタをオンにすることによって同時に消去され得る、請求項１に記載のシステム。
【請求項３】
第１の行のワード及び前記第１の行に隣接する第２の行のワードは、１つのソース線を共有する、請求項１に記載のシステム。
【請求項４】
それぞれのワードは、１つのセルを含む、請求項１に記載のシステム。
【請求項５】
それぞれのワードは、２つ以上のセルを含む、請求項１に記載のシステム。
【請求項６】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
複数の消去ゲートイネーブルトランジスタであって、それぞれの消去ゲートイネーブルトランジスタは、不揮発性メモリセルのページの消去ゲート端子に結合されており、前記ページは、不揮発性メモリセルの２つのワードを隣接する行に含む、複数の消去ゲートイネーブルトランジスタと、を備える、アナログニューラルメモリシステム。
【請求項７】
複数の消去ゲート線であって、それぞれの消去ゲート線は、消去ゲートイネーブルトランジスタに結合されている、複数の消去ゲート線を更に備え、
不揮発性メモリセルのワードは、前記消去ゲートイネーブルトランジスタをオンにすることによって同時に消去され得る、請求項６に記載のシステム。
【請求項８】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
複数の消去ゲート線であって、それぞれの消去ゲート線は、不揮発性メモリセルのページの消去ゲート端子に結合されており、前記ページは、不揮発性メモリセルの２つのワードを隣接する行に含む、複数の消去ゲート線と、を備える、アナログニューラルメモリシステム。
【請求項９】
ワードを形成する不揮発性メモリセルは、前記複数の消去ゲート線のうちの対応する１つに結合された消去ゲートイネーブルトランジスタをオンにすることによって、同時にプログラム又は消去され得る、請求項８に記載のシステム。
【請求項１０】
前記消去ゲート線は、制御ゲート線に直交する、請求項８に記載のシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（優先権の主張）
本出願は、２０２０年３月２２日に出願された「ＰｒｅｃｉｓｉｏｎＴｕｎｉｎｇｏｆａＰａｇｅｏｒＷｏｒｄｏｆＮｏｎ－ＶｏｌａｔｉｌｅＭｅｍｏｒｙＣｅｌｌｓＡｎｄＡｓｓｏｃｉａｔｅｄＨｉｇｈＶｏｌｔａｇｅＣｉｒｃｕｉｔｓｆｏｒａｎＡｎａｌｏｇＮｅｕｒａｌＭｅｍｏｒｙＡｒｒａｙｉｎａｎＡｒｔｉｆｉｃｉａｌＮｅｕｒａｌＮｅｔｗｏｒｋ」と題する米国仮特許出願第６２／９９３，００８号、及び、２０２０年９月１７日に出願された「ＰｒｅｃｉｓｉｏｎＴｕｎｉｎｇｏｆａＰａｇｅｏｒＷｏｒｄｏｆＮｏｎ－ＶｏｌａｔｉｌｅＭｅｍｏｒｙＣｅｌｌｓＡｎｄＡｓｓｏｃｉａｔｅｄＨｉｇｈＶｏｌｔａｇｅＣｉｒｃｕｉｔｓｆｏｒａｎＡｎａｌｏｇＮｅｕｒａｌＭｅｍｏｒｙＡｒｒａｙｉｎａｎＡｒｔｉｆｉｃｉａｌＮｅｕｒａｌＮｅｔｗｏｒｋ」と題する米国特許出願第１７／０２４，４１０号の優先権を主張する。
続きを表示（約 2,600 文字）【０００２】
（発明の分野）
アナログニューラルメモリ内の不揮発性メモリセルのページ又はワードの精密チューニングを実行するための多数の実施形態が開示される。精密チューニングプロセス中に使用される高電圧回路及びプログラミングシーケンスも開示される。
【背景技術】
【０００３】
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
【０００４】
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいてチューニングされ得る数値の重みを有する。これにより、人工ニューラルネットワークは入力に適応し、学習可能になる。典型的には、人工ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。各レベルでニューロンは、シナプスから受信したデータに基づいて個々に又は集合的に決定を行う。
【０００５】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用人工ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
【０００６】
出願人は以前に、参照により組み込まれる米国特許公開２０１７／０３３７４６６号として公開された米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。本明細書で使用される場合、ニューロモーフィックという用語は、神経システムのモデルを実装する回路を意味する。アナログニューロモーフィックメモリは、第１の複数の入力を受信して、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された非浮遊ゲートと、を含む。複数のメモリセルの各々は、浮遊ゲート上の多くの電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算して第１の複数の出力を生成するように構成される。この様式で配置されるメモリセルのアレイは、ベクトル行列乗算（ＶＭＭ）アレイと称され得る。
【０００７】
ここで、ＶＭＭで使用され得る異なる不揮発性メモリセルの例について論じる。
＜＜不揮発性メモリセル＞＞
【０００８】
様々なタイプの既知の不揮発性メモリセルが、ＶＭＭアレイで使用され得る。例えば、参照により本明細書に組み込まれる米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁された、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。
【０００９】
ワード線端子２２に高圧正電圧を印加することによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して通過する。
【００１０】
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（電子が浮遊ゲートに印加される）。電子電流は、ドレイン領域１６からソース領域１４（ソース線端子）に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、励起される（発熱する）。熱せられた電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
（【００１１】以降は省略されています）

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