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公開番号2024173283
公報種別公開特許公報(A)
公開日2024-12-12
出願番号2023091606
出願日2023-06-02
発明の名称RAM
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 29/50 20060101AFI20241205BHJP(情報記憶)
要約【課題】読み出し用アクセストランジスタの故障検出漏れを抑制することができるRAMを提供する。
【解決手段】2portRAM(10)は、同一のメモリセル列に対するデータ読み出し及び書き込みのために用いられる第1,2読み出し用ビット線(rbit,rbitb)及び第1,2書き込み用ビット線(wbit,wbitb)と、第1,2テスト信号それぞれを受け取る第1,2端子(TIA,TIB)と、第1,2テスト結果信号それぞれを外部出力する第3,4端子(TОA,TОB)と、第1テスト信号を第1読み出し用ビット線及び第1書き込み用ビット線の一方に供給し他方から第3端子に第1テスト結果信号を供給する第1セレクタ(17)と、第2テスト信号を第2読み出し用ビット線及び第2書き込み用ビット線の一方に供給し他方から第4端子に第2テスト結果信号を供給する第2セレクタ(17)と、を備える。
【選択図】図6
特許請求の範囲【請求項１】
入力専用ポート及び出力専用ポートを備え、第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されたＲＡＭであって、
同一のメモリセル列に対するデータ読み出し及び書き込みのために用いられる第１読み出し用ビット線、第２読み出し用ビット線、第１書き込み用ビット線、及び第２書き込み用ビット線と、
第１テスト信号を受け取るように構成された第１端子と、
第２テスト信号を受け取るように構成された第２端子と、
第１テスト結果信号を外部出力するように構成された第３端子と、
第２テスト結果信号を外部出力するように構成された第４端子と、
前記第１テスト信号を前記第１読み出し用ビット線及び前記第１書き込み用ビット線の一方に供給し、前記第１読み出し用ビット線及び前記第１書き込み用ビット線の他方から前記第３端子に前記第１テスト結果信号を供給するように構成された第１セレクタと、
前記第２テスト信号を前記第２読み出し用ビット線及び前記第２書き込み用ビット線の一方に供給し、前記第２読み出し用ビット線及び前記第２書き込み用ビット線の他方から前記第４端子に前記第２テスト結果信号を供給するように構成された第２セレクタと、
を備える、ＲＡＭ。
続きを表示（約 870 文字）【請求項２】
前記第１テスト信号、前記第２テスト信号はそれぞれ二値化信号である、請求項１に記載のＲＡＭ。
【請求項３】
前記同一のメモリセル列に含まれる一つのメモリセルに接続される四つのアクセストランジスタは、テストモードにおいて全てオン状態に制御される、請求項１に記載のＲＡＭ。
【請求項４】
前記第１読み出し用ビット線、前記第２読み出し用ビット線、前記第１書き込み用ビット線、及び前記第２書き込み用ビット線に対するプリチャージは、前記テストモードにおいてオフになる、請求項３に記載のＲＡＭ。
【請求項５】
前記第１セレクタが前記第１テスト信号を前記第１読み出し用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２読み出し用ビット線に供給する第１テストモードと、
前記第１セレクタが前記第１テスト信号を前記第１書き込み用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２書き込み用ビット線に供給する第２テストモードと、の少なくとも一方のテストモードを有する、請求項１に記載のＲＡＭ。
【請求項６】
前記第１セレクタが前記第１テスト信号を前記第１読み出し用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２書き込み用ビット線に供給する第３テストモードと、
前記第１セレクタが前記第１テスト信号を前記第１書き込み用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２読み出し用ビット線に供給する第４テストモードと、の少なくとも一方のテストモードを有する、請求項５に記載のＲＡＭ。
【請求項７】
前記同一のメモリセル列を含むメモリセル群を挟んで、書き込みデータを入力し読み出しデータを出力するように構成された入出力部とは反対側に、前記第１端子、前記第２端子、前記第３端子、前記第４端子、前記第１セレクタ、及び前記第２セレクタが配置される、請求項１～６のいずれか一項に記載のＲＡＭ。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、ＲＡＭ（Random Access Memory）に関し、より詳細には２port ＲＡＭに関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
特許文献１で開示されているＲＡＭは、第１メモリセルからのデータ読み出しと、第２メモリセルへのデータ書き込みを、同時又はほぼ同時に行うことができる。このようなＲＡＭは、データの処理を高速に行うことができる。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２００７／０１８０４３号（段落０００２）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＲＡＭにおいて、読み出し用アクセストランジスタが故障してオン状態で高抵抗になる又は完全オープン状態になると、センスアンプで出力論理の判別が可能な電圧レベル（基準値）にまでビット線をディスチャージできなくなる。このため、読み出し用アクセストランジスタの故障は、メモリセルに記憶されているデータの値が誤って読み出される要因になる。
【０００５】
しかしながら、読み出し用アクセストランジスタの故障は、センスアンプの差動対トランジスタのばらつきによって出荷前の検査で検出できないおそれがある。つまり、読み出し用アクセストランジスタが故障しているＲＡＭが市場に流出してしまうおそれがある。
【０００６】
一方、書き込み用アクセストランジスタが故障すると、書き込み動作時にデータを書き込めなくなるため、データの書き込み可否によって書き込み用アクセストランジスタの故障検出が可能である。
【０００７】
シングルポートＲＡＭ及び特許文献１で開示されているデュアルポートＲＡＭでは、メモリセルからデータを読み出す経路とメモリセルにデータを書き込む経路とが共通している。したがって、シングルポートＲＡＭ及び特許文献１で開示されているデュアルポートＲＡＭでは、データの書き込み可否によって読み出し兼書き込み用アクセストランジスタの故障検出が可能である。
【０００８】
これに対して、２port ＲＡＭでは、メモリセルからデータを読み出す経路とメモリセルにデータを書き込む経路とが共通していない。このため、２port ＲＡＭでは、上述したように、読み出し用アクセストランジスタが故障しているものが市場に流出してしまうおそれがある。
【課題を解決するための手段】
【０００９】
本明細書中に開示されているＲＡＭは、入力専用ポート及び出力専用ポートを備え、第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されている。前記ＲＡＭは、同一のメモリセル列に対するデータ読み出し及び書き込みのために用いられる第１読み出し用ビット線、第２読み出し用ビット線、第１書き込み用ビット線、及び第２書き込み用ビット線と、第１テスト信号を受け取るように構成された第１端子と、第２テスト信号を受け取るように構成された第２端子と、第１テスト結果信号を外部出力するように構成された第３端子と、第２テスト結果信号を外部出力するように構成された第４端子と、前記第１テスト信号を前記第１読み出し用ビット線及び前記第１書き込み用ビット線の一方に供給し、前記第１読み出し用ビット線及び前記第１書き込み用ビット線の他方から前記第３端子に前記第１テスト結果信号を供給するように構成された第１セレクタと、前記第２テスト信号を前記第２読み出し用ビット線及び前記第２書き込み用ビット線の一方に供給し、前記第２読み出し用ビット線及び前記第２書き込み用ビット線の他方から前記第４端子に前記第２テスト結果信号を供給するように構成された第２セレクタと、を備える。
【発明の効果】
【００１０】
本明細書中に開示されているＲＡＭによれば、読み出し用アクセストランジスタの故障検出漏れを抑制することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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