特許ウォッチ

公開番号2025001315
公報種別公開特許公報(A)
公開日2025-01-08
出願番号2023100827
出願日2023-06-20
発明の名称不揮発性メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 16/14 20060101AFI20241225BHJP(情報記憶)
要約【課題】メモリ素子に対して、より効率的にイレースを行うことが可能な不揮発性メモリ装置を提供する。
【解決手段】不揮発性メモリ装置(1)は、サイドウォールにホットキャリアをトラップすることによりプログラム動作を実行可能であるメモリ素子(Md1,Md2)と、前記メモリ素子のイレースのときに前記メモリ素子のゲートに印加させる第1負電圧(Vm1)を生成するように構成される第1負電圧生成部(101)と、前記イレースのときに前記メモリ素子のバックゲートに印加させる第2負電圧(Vm2)を生成するように構成される第2負電圧生成部(102)と、を備える。
【選択図】図8
特許請求の範囲【請求項１】
サイドウォールにホットキャリアをトラップすることによりプログラム動作を実行可能であるメモリ素子と、
前記メモリ素子のイレースのときに前記メモリ素子のゲートに印加させる第１負電圧を生成するように構成される第１負電圧生成部と、
前記イレースのときに前記メモリ素子のバックゲートに印加させる第２負電圧を生成するように構成される第２負電圧生成部と、
を備える、不揮発性メモリ装置。
続きを表示（約 1,300 文字）【請求項２】
前記第１負電圧生成部は、
第１基準電圧の印加端と負電圧の印加端との間に直列に接続される第１分圧抵抗と、
第２基準電圧の印加端に接続される第１入力端と、前記第１分圧抵抗の第１接続ノードに接続される第２入力端と、を含む第１エラーアンプと、
前記第１エラーアンプの出力を負昇圧するように構成される昇圧回路と
を有し、
前記昇圧回路から出力される前記第１負電圧は、前記負電圧の印加端に生じる、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記昇圧回路は、チャージポンプとして構成される、請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記第１エラーアンプは、第３入力端を有し、
前記第３入力端には、ランプ状に低下するソフトスタート電圧が印加可能である、請求項２に記載の不揮発性メモリ装置。
【請求項５】
前記第１負電圧生成部は、負電圧として外部から入力される第１入力電圧から前記第１負電圧を生成するように構成され、
前記第１入力電圧は、前記第１負電圧よりも低い、請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記第２負電圧生成部は、前記第１負電圧を電源として前記第２負電圧を生成するように構成される、請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記第２負電圧生成部は、
第２エラーアンプと、
第３基準電圧の印加端と前記第２エラーアンプの出力端との間に直列に接続される第２分圧抵抗と、
を有し、
前記第２エラーアンプの第１入力端は、第４基準電圧の印加端に接続され、
前記第２エラーアンプの第２入力端は、前記第２分圧抵抗の第２接続ノードに接続され、
前記第２エラーアンプには、前記第１負電圧が供給可能である、請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記第１負電圧生成部は、前記第１負電圧が生成される第１ラインとグランド電位の印加端との間に接続される第１スイッチを有し、
前記メモリ素子のプログラムのときに、前記第１スイッチはオン状態である、請求項７に記載の不揮発性メモリ装置。
【請求項９】
前記第２負電圧生成部は、
前記第３基準電圧の印加端とグランド電位の印加端との間に接続される第３分圧抵抗と、
前記第３基準電圧の印加端と前記第３分圧抵抗の第３接続ノードとの間に接続される第２スイッチと、
を有し、
前記プログラムのときに、前記第２スイッチはオフ状態である、請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記メモリ素子のゲートに印加するゲート電圧を生成するためのゲート電圧生成部と、
前記ゲート電圧生成部により生成される正電圧と、前記第１負電圧が生じる第２ラインの電圧のいずれか一方を入力信号に応じて前記ゲート電圧として出力するレベルシフタと、
をさらに備える、請求項１に記載の不揮発性メモリ装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、不揮発性メモリ装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来、トランジスタへのホットキャリア注入を利用した不揮発性メモリ装置がある。この種の不揮発性メモリ装置は、初期状態において特性が揃えられた第１および第２トランジスタをメモリ素子として備え、いずれか一方のトランジスタに対してのみホットキャリアを注入してトランジスタの特性を変化させる。その後のリード動作では、第１および第２トランジスタに共通のゲート電圧を供給したときのドレイン電流の大小関係に基づき、“０”のデータが記憶されているのか、“１”のデータが記憶されているのかを読み出す。例えば、第１トランジスタのドレイン電流のほうが小さい状態（第１トランジスタの特性が変化した状態）は“０”のデータが記憶されている状態に相当し、第２トランジスタのドレイン電流のほうが小さい状態（第２トランジスタの特性が変化した状態）は“１”のデータが記憶されている状態に相当する。
【０００３】
なお、上記に関連する技術については、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１１－１０３１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のような不揮発性メモリ装置では、ホットキャリアを注入するプログラムとともに、ホットキャリアを引き抜くイレース（消去）を行うことができる。しかしながら、イレースをより効率的に行うことが課題となっていた。
【０００６】
本開示は、メモリ素子に対して、より効率的にイレースを行うことが可能な不揮発性メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
例えば、本開示に係る不揮発性メモリ装置は、
サイドウォールにホットキャリアをトラップすることによりプログラム動作を実行可能であるメモリ素子と、
前記メモリ素子のイレースのときに前記メモリ素子のゲートに印加させる第１負電圧を生成するように構成される第１負電圧生成部と、
前記イレースのときに前記メモリ素子のバックゲートに印加させる第２負電圧を生成するように構成される第２負電圧生成部と、
を備える構成としている。
【発明の効果】
【０００８】
本開示に係る不揮発性メモリ装置によれば、メモリ素子に対して、より効率的にイレースを行うことが可能となる。
【図面の簡単な説明】
【０００９】
図１は、比較例に係るプログラム時におけるメモリ素子への電圧印加の一例を示す図である。
図２は、図１に対応するメモリ素子の縦構造断面図である。
図３は、比較例に係るイレース時におけるメモリ素子への電圧印加の一例を示す図である。
図４は、図３に対応するメモリ素子の縦構造断面図である。
図５は、本開示に係るイレース時におけるメモリ素子への電圧印加の一例を示す図である。
図６は、図５に対応するメモリ素子の縦構造断面図である。
図７は、初期状態、イレース状態、プログラム状態のそれぞれにおけるゲート電圧とドレイン電流の関係の一例を示すグラフである。
図８は、第１実施形態に係る不揮発性メモリ装置の構成を示す図である。
図９は、チャージポンプにおける駆動信号の一例を示すタイミングチャートである。
図１０は、プログラム時およびイレース時のそれぞれにおける正電圧、負電圧、おけるバックゲート電圧の波形例を模式的に示す図である。
図１１は、第２実施形態に係る不揮発性メモリ装置の構成を示す図である。
図１２は、第３実施形態に係る不揮発性メモリ装置の構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、例示的な実施形態について、図面を参照して説明する。なお、以下に説明する不揮発性メモリ装置は、半導体集積回路として構成されてもよい。
（【００１１】以降は省略されています）

関連特許