特許ウォッチ

公開番号2025020685
公報種別公開特許公報(A)
公開日2025-02-13
出願番号2023124204
出願日2023-07-31
発明の名称スイッチ回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03K 17/16 20060101AFI20250205BHJP(基本電子回路)
要約【課題】出力スイッチング素子のゲート電圧のスルーレートを高精度に制御する。
【解決手段】第1及び第2ノード間に設けられた出力スイッチング素子(M1)と、出力スイッチング素子のゲート配線及び駆動電圧が加わる駆動配線に接続され、制御信号に応じて出力スイッチング素子のゲートを駆動する駆動回路(130)と、駆動電圧に基づき駆動回路が出力スイッチング素子のゲート電圧を上昇させる対象期間においてゲート電圧のスルーレートを調整するスルーレート調整回路(200)と、を備える。スルーレート調整回路は、ゲート配線又は駆動配線と第3ノード(ND3)との間に挿入された帰還コンデンサ(202)と、対象期間において第3ノードから定電流を引き込む定電流回路(203)と、第3ノードの電圧に応じてゲート配線又は駆動配線から電流を引き込む電流引き込み回路(201、204)と、を有する。
【選択図】図12
特許請求の範囲【請求項１】
第１ノード及び第２ノード間に設けられた出力スイッチング素子と、
前記出力スイッチング素子のゲートが接続されるゲート配線及び駆動電圧が加わる駆動配線に接続され、制御信号に応じて前記出力スイッチング素子のゲートを駆動するよう構成された駆動回路と、
前記出力スイッチング素子をオフからオンに切り替えるために前記駆動電圧に基づき前記駆動回路が前記出力スイッチング素子のゲート電圧を上昇させる対象期間において、前記出力スイッチング素子のゲート電圧のスルーレートを調整するよう構成されたスルーレート調整回路と、を備え、
前記スルーレート調整回路は、前記ゲート配線又は前記駆動配線と第３ノードとの間に挿入された帰還コンデンサと、前記対象期間において前記第３ノードから定電流を引き込むよう構成された定電流回路と、前記第３ノードの電圧に応じて前記ゲート配線又は前記駆動配線から電流を引き込むよう構成された電流引き込み回路と、を有する
、スイッチ回路。
続きを表示（約 1,500 文字）【請求項２】
前記対象期間において、前記駆動回路より前記ゲート配線に供給される電流と前記ゲート配線から前記スルーレート調整回路に引き込まれる電流との差に基づき前記出力スイッチング素子のゲート電圧が上昇する、又は、
前記対象期間において、前記駆動電圧を生成する回路より前記駆動配線に対して出力される電流と前記駆動配線から前記スルーレート調整回路に引き込まれる電流との差が前記ゲート配線に供給されることで前記出力スイッチング素子のゲート電圧が上昇する
、請求項１に記載のスイッチ回路。
【請求項３】
前記電流引き込み回路は、
前記ゲート配線又は前記駆動配線と基準電位端との間に挿入された調整用トランジスタと、
前記第３ノードにおける電圧を帰還電圧として受け、前記帰還電圧と所定電圧との比較結果に応じて前記調整用トランジスタのゲート電位を制御するよう構成された差動アンプと、を有し、
前記第３ノードの電圧に応じて前記調整用トランジスタを通じ前記ゲート配線又は前記駆動配線から電流を引き込む
、請求項２に記載のスイッチ回路。
【請求項４】
前記差動アンプは、前記対象期間において、前記帰還電圧が前記所定電圧より高いときには前記ゲート配線又は前記駆動配線から前記調整用トランジスタを通じて流れる電流が増大するよう、且つ、前記帰還電圧が前記所定電圧より低いときには前記ゲート配線又は前記駆動配線から前記調整用トランジスタを通じて流れる電流が減少するよう、前記調整用トランジスタのゲート電位を制御する
、請求項３に記載のスイッチ回路。
【請求項５】
前記スルーレート調整回路は、前記所定電圧の印加端と前記第３ノードとの間に挿入されたスイッチを有し、前記対象期間の前において前記スイッチをオン状態に保つことで前記所定電圧を前記第３ノードに供給し、前記対象期間において前記スイッチをオフ状態に保つ
、請求項３に記載のスイッチ回路。
【請求項６】
前記電流引き込み回路は、前記ゲート配線又は前記駆動配線と基準電位端との間に挿入された調整用トランジスタを有し、前記調整用トランジスタのゲートは前記第３ノードに接続され、
前記電流引き込み回路は、前記第３ノードの電圧に応じて前記調整用トランジスタを通じ前記ゲート配線又は前記駆動配線から電流を引き込む
、請求項２に記載のスイッチ回路。
【請求項７】
前記対象期間において、前記第３ノードの電圧が上昇することに応答して前記ゲート配線又は前記駆動配線から前記調整用トランジスタを通じて流れる電流が増大し、且つ、前記第３ノードの電圧が低下することに応答して前記ゲート配線又は前記駆動配線から前記調整用トランジスタを通じて流れる電流が減少する
、請求項６に記載のスイッチ回路。
【請求項８】
前記スルーレート調整回路は、所定電圧の印加端と前記第３ノードとの間に挿入されたスイッチを有し、前記対象期間の前において前記スイッチをオン状態に保つことで前記所定電圧を前記第３ノードに供給し、前記対象期間において前記スイッチをオフ状態に保つ
、請求項６に記載のスイッチ回路。
【請求項９】
前記定電流回路はスイッチドキャパシタ回路を有し、前記対象期間において前記スイッチドキャパシタ回路により前記第３ノードから前記定電流を引き込む
、請求項１～８の何れかに記載のスイッチ回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、スイッチ回路に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
スイッチ回路は、２つのノード間に挿入された出力スイッチング素子を有し、与えられた制御信号に応じて出力スイッチング素子をオン又はオフすることにより、２つのノード間を導通又は遮断する。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１８８４２９号公報
【０００４】
［概要］
出力スイッチング素子をオフからオンに切り替える際、ラッシュ電流を抑制すべく出力スイッチング素子のゲート電圧のスルーレートを適切に制御することが求められる。スルーレートの制御において改善の余地がある。
【０００５】
本開示の一態様に係るスイッチ回路は、第１ノード及び第２ノード間に設けられた出力スイッチング素子と、前記出力スイッチング素子のゲートが接続されるゲート配線及び駆動電圧が加わる駆動配線に接続され、制御信号に応じて前記出力スイッチング素子のゲートを駆動するよう構成された駆動回路と、前記出力スイッチング素子をオフからオンに切り替えるために前記駆動電圧に基づき前記駆動回路が前記出力スイッチング素子のゲート電圧を上昇させる対象期間において、前記出力スイッチング素子のゲート電圧のスルーレートを調整するよう構成されたスルーレート調整回路と、を備え、前記スルーレート調整回路は、前記ゲート配線又は前記駆動配線と第３ノードとの間に挿入された帰還コンデンサと、前記対象期間において前記第３ノードから定電流を引き込むよう構成された定電流回路と、前記第３ノードの電圧に応じて前記ゲート配線又は前記駆動配線から電流を引き込むよう構成された電流引き込み回路と、を有する。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係る半導体装置の概略構成図である。
図２は、本開示の実施形態に係る半導体装置の外観斜視図である。
図３は、本開示の実施形態に係るスイッチ回路の構成図である。
図４は、本開示の実施形態に係るスイッチ回路のタイミングチャートである。
図５は、本開示の実施形態に係り、出力トランジスタのゲートに対する充電電流及び放電電流を示す図である。
図６は、参考例に係るスイッチ回路の構成図である。
図７は、参考例に係るスイッチ回路のタイミングチャートである。
図８は、参考例に係り、ＤＡＣを用いたランプ回路の構成図である。
図９は、参考例に係り、理想的なＤＡＣの出力電圧（ランプ信号）の変化を示す図である。
図１０は、参考例に係り、非理想的なＤＡＣの出力電圧（ランプ信号）の変化を示す図である。
図１１は、参考例に係り、定電流回路を用いたランプ回路の構成図である。
図１２は、本開示の実施形態に属する第１実施例に係り、スイッチ回路の構成図である。
図１３は、本開示の実施形態に属する第１実施例に係り、スイッチ回路のタイミングチャートである。
図１４は、本開示の実施形態に属する第２実施例に係り、スイッチ回路の構成図である。
図１５は、本開示の実施形態に属する第２実施例に係り、スイッチドキャパシタ回路の動作説明図である。
図１６は、本開示の実施形態に属する第２実施例に係り、スイッチドキャパシタ回路の動作説明図である。
図１７は、本開示の実施形態に属する第３実施例に係り、スイッチ回路の構成図である。
図１８は、本開示の実施形態に属する第４実施例に係り、スイッチ回路の構成図である。
図１９は、本開示の実施形態に属する第５実施例に係り、ドライバの一部内部構成図である。
図２０は、本開示の実施形態に属する第５実施例に係り、スイッチ回路の構成図である。
図２１は、本開示の実施形態に属する第５実施例に係り、スイッチ回路の構成図である。
図２２は、本開示の実施形態に属する第５実施例に係り、スイッチ回路の構成図である。
図２３は、本開示の実施形態に属する第５実施例に係り、スイッチ回路の構成図である。
図２４は、本開示の実施形態に属する第５実施例に係り、スイッチ回路の構成図である。
図２５は、本開示の実施形態に属する第５実施例に係り、スイッチ回路の構成図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【０００９】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【００１０】
ＭＯＳＦＥＴなどのＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
（【００１１】以降は省略されています）

関連特許