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公開番号2025022399
公報種別公開特許公報(A)
公開日2025-02-14
出願番号2023126933
出願日2023-08-03
発明の名称半導体装置の製造方法、半導体ウエハおよび半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類G03F 7/20 20060101AFI20250206BHJP(写真;映画;光波以外の波を使用する類似技術;電子写真;ホログラフイ)
要約【課題】ウエハ上の上下の層の位置ずれを精度よく測定できる半導体装置の製造方法を提供する。
【解決手段】ウエハの主面2に、半導体素子用の第1素子パターンに対するレジスト55の位置ずれを測定するための基準マーク56が形成された第1層39を形成する第1工程と、基準マーク56および第1素子パターンを被覆するように、第1層39上にレジスト55を形成する第2工程と、レジスト55を露光・現像することにより、平面視において基準マーク56に重なる位置ずれ判定パターン59と、平面視において位置ずれ判定パターン59を取り囲む周囲パターン60と、半導体素子用の第2素子パターンとをレジスト55を利用して形成する第3工程と、基準マーク56に対する位置ずれ判定パターン59の相対的な位置を測定することにより、第1素子パターンに対する第2素子パターンの位置ずれを判定する第4工程とを含む、半導体装置の製造方法。
【選択図】図5B
特許請求の範囲【請求項１】
ウエハの主面に、半導体素子用の第１素子パターンに対するレジストの位置ずれを測定するための基準マークが形成された第１層を形成する第１工程と、
前記基準マークおよび前記第１素子パターンを被覆するように、前記第１層上にレジストを形成する第２工程と、
前記レジストを露光・現像することにより、平面視において前記基準マークに重なる位置ずれ判定パターンと、平面視において前記位置ずれ判定パターンを取り囲む周囲パターンと、前記半導体素子用の第２素子パターンとを前記レジストを利用して形成する第３工程と、
前記基準マークに対する前記位置ずれ判定パターンの相対的な位置を測定することにより、前記第１素子パターンに対する前記第２素子パターンの位置ずれを判定する第４工程とを含む、半導体装置の製造方法。
続きを表示（約 1,300 文字）【請求項２】
前記第３工程では、前記位置ずれ判定パターンを取り囲む第１周囲パターンと、前記第１周囲パターンをさらに取り囲む第２周囲パターンとを含む複数の前記周囲パターンが前記レジストを利用して形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ウエハは、前記半導体素子が形成される複数の素子領域と、前記複数の素子領域を区画する切断予定領域とを含み、
前記基準マークは、前記切断予定領域に形成される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記位置ずれ判定パターン、前記第１周囲パターン、および前記第２周囲パターンがいずれも、前記レジストに形成された開口パターンである、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記位置ずれ判定パターン、前記第１周囲パターン、および前記第２周囲パターンがいずれも、前記レジストに形成された開口パターンにより区画されたメサパターンである、請求項２に記載の半導体装置の製造方法。
【請求項６】
前記レジストの厚さは、３５０００Å以上４００００Å以下である、請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第１工程は、
前記ウエハの主面に前記第１層としての絶縁層を形成する第１ステップと、
前記絶縁層上に選択的に導電材料を堆積することにより、前記第１素子パターンに対応する素子配線と、前記基準マークに対応する基準マーク導電層とを形成する第２ステップとを含む、請求項１～６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１工程では、前記基準マーク導電層が平面視リング状に形成され、
前記第３工程では、平面視アイランド状の前記位置ずれ判定パターンが前記基準マーク導電層に取り囲まれた領域上に形成され、前記周囲パターンが前記基準マーク導電層を取り囲む平面視リング状に形成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１工程は、
前記ウエハの主面に前記第１層としての絶縁層を形成する第１ステップと、
前記絶縁層を選択的に除去することにより、前記第１素子パターンに対応する素子配線開口と、前記基準マークに対応する基準マーク開口とを形成する第２ステップと、
前記素子配線開口に素子埋め込み配線を埋め込み、前記基準マーク開口に基準マーク埋め込み層を埋め込む第３ステップとを含む、請求項１～６のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１工程では、前記基準マーク埋め込み層が平面視リング状に形成され、
前記第３工程では、平面視アイランド状の前記位置ずれ判定パターンが前記基準マーク埋め込み層に取り囲まれた領域上に形成され、前記周囲パターンが前記基準マーク埋め込み層を取り囲む平面視リング状に形成される、請求項９に記載の半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置の製造方法、半導体ウエハおよび半導体装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
特許文献１は、一方側の第１主面および他方側の第２主面を有するチップと、前記チップ内の前記第２主面側に形成された第１導電型の第１領域と、前記チップ内の前記第１主面側に形成され、前記第１領域とｐｎ接合部を形成する第２導電型の第２領域と、前記第１主面に設けられたデバイス領域と、前記第１主面から前記ｐｎ接合部を貫通する第１溝、前記第１溝の壁面から前記第１領域を露出させる第１絶縁膜、および、前記第１絶縁膜を挟んで前記第１溝に埋設された第１ポリシリコンを含み、前記デバイス領域を区画する第１溝構造と、前記第１主面から前記ｐｎ接合部を貫通する第２溝、前記第２溝の壁面から前記第１領域を露出させる第２絶縁膜、および、前記第２絶縁膜を挟んで前記第２溝に埋設された第２ポリシリコンを含み、前記第１溝構造よりも前記デバイス領域側で前記デバイス領域を区画する第２溝構造とを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－３２３３２号公報
【０００４】
［概要］
本開示の一実施形態は、ウエハ上の上下の層の位置ずれを精度よく測定できる半導体装置の製造方法を提供する。
【０００５】
本開示の一実施形態に係る半導体装置の製造方法は、ウエハの主面に、半導体素子用の第１素子パターンに対するレジストの位置ずれを測定するための基準マークが形成された第１層を形成する第１工程と、前記基準マークおよび前記第１素子パターンを被覆するように、前記第１層上にレジストを形成する第２工程と、前記レジストを露光・現像することにより、平面視において前記基準マークに重なる位置ずれ判定パターンと、平面視において前記基準マークを取り囲む周囲パターンと、前記半導体素子用の第２素子パターンとを前記レジストを利用して形成する第３工程と、前記基準マークに対する前記位置ずれ判定パターンの相対的な位置を測定することにより、前記第１素子パターンに対する前記第２素子パターンの位置ずれを判定する第４工程とを含む。
【図面の簡単な説明】
【０００６】
図１は、半導体装置の製造に使用されるウエハを示す概略図である。
図２は、図１のウエハの要部拡大図である。
図３は、前記ウエハに形成された素子構造を示す図である。
図４Ａは、前記半導体装置の製造方法例を示す図である。
図４Ｂは、図４Ａの後の工程を示す図である。
図４Ｃは、図４Ｂの後の工程を示す図である。
図４Ｄは、図４Ｃの後の工程を示す図である。
図４Ｅは、図４Ｄの後の工程を示す図である。
図４Ｆは、図４Ｅの後の工程を示す図である。
図４Ｇは、図４Ｆの後の工程を示す図である。
図４Ｈは、図４Ｇの後の工程を示す図である。
図４Ｉは、図４Ｈの後の工程を示す図である。
図４Ｊは、図４Ｉの後の工程を示す図である。
図４Ｋは、図４Ｊの後の工程を示す図である。
図４Ｌは、図４Ｋの後の工程を示す図である。
図４Ｍは、図４Ｌの後の工程を示す図である。
図４Ｎは、図４Ｍの後の工程を示す図である。
図４Ｏは、図４Ｎの後の工程を示す図である。
図４Ｐは、図４Ｏの後の工程を示す図である。
図５Ａは、第１レジスト膜の平面パターン（第１形態）を示す図である。
図５Ｂは、第１レジスト膜の断面パターン（第１形態）を示す図である。
図６Ａは、第１レジスト膜の平面パターン（第２形態）を示す図である。
図６Ｂは、第１レジスト膜の断面パターン（第２形態）を示す図である。
図７Ａは、第２レジスト膜の平面パターンを示す図である。
図７Ｂは、第２レジスト膜の断面パターンを示す図である。
図８は、前記素子構造が形成された後の前記ウエハの要部拡大図である。
図９は、図８の二点鎖線ＩＸで囲まれた部分の拡大図である。
図１０は、前記半導体装置の模式的な平面図である。
図１１は、図１０の二点鎖線ＸＩで囲まれた部分の拡大図である。
図１２Ａは、サンプル１に係るレジスト膜の位置ずれの測定結果を示す図である。
図１２Ｂは、サンプル２に係るレジスト膜の位置ずれの測定結果を示す図である。
図１３Ａは、前記半導体装置の製造方法例を示す図である。
図１３Ｂは、図１３Ａの後の工程を示す図である。
図１３Ｃは、図１３Ｂの後の工程を示す図である。
図１３Ｄは、図１３Ｃの後の工程を示す図である。
図１３Ｅは、図１３Ｄの後の工程を示す図である。
図１３Ｆは、図１３Ｅの後の工程を示す図である。
図１４Ａは、前記半導体装置の製造方法例を示す図である。
図１４Ｂは、図１４Ａの後の工程を示す図である。
図１４Ｃは、図１４Ｂの後の工程を示す図である。
図１４Ｄは、図１４Ｃの後の工程を示す図である。
図１４Ｅは、図１４Ｄの後の工程を示す図である。
図１４Ｆは、図１４Ｅの後の工程を示す図である。
図１５は、第１レジスト膜の断面パターン（第３形態）を示す図である。
図１６は、第１レジスト膜の平面パターン（第４形態）を示す図である。
【０００７】
［詳細な説明］
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
【０００８】
図１は、半導体装置１００の製造に使用されるウエハ１を示す概略図である。
【０００９】
ウエハ１は、たとえば、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）、酸化ガリウム（Ｇａ
２
Ｏ
３
）等の半導体ウエハであってもよい。ウエハ１は、扁平な円盤状に形成されている。むろん、ウエハ１は、扁平な直方体形状に形成されていてもよい。ウエハ１は、一方側の第１ウエハ主面２、他方側の第２ウエハ主面３、ならびに、第１ウエハ主面２および第２ウエハ主面３を接続するウエハ側面４を有している。
【００１０】
ウエハ１は、ウエハ側面４においてウエハの結晶方位を示す目印５を有している。目印５は、オリエンテーションフラットおよびオリエンテーションノッチのいずれか一方または双方を含んでいてもよい。オリエンテーションフラットは、平面視において直線状に切り欠かれた切り欠き部からなる。オリエンテーションノッチは、平面視において第１ウエハ主面２の中央部に向けて凹形状（たとえば先細り形状）に切り欠かれた切り欠き部からなる。
（【００１１】以降は省略されています）

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