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公開番号2025001926
公報種別公開特許公報(A)
公開日2025-01-09
出願番号2023101715
出願日2023-06-21
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類G11C 11/16 20060101AFI20241226BHJP(情報記憶)
要約【課題】メモリユニットを的確に制御することが可能なコントローラを含むメモリシステムを提供する。
【解決手段】実施形態に係るメモリシステムは、複数のメモリセルを含み且つ複数のメモリセルブロックに分割されたメモリセルアレイ120a(120b)と、複数のメモリセルを駆動する駆動回路とを含むメモリユニット100と、メモリユニットを制御するコントローラ200とを備える。複数のメモリセルのそれぞれは、抵抗変化記憶素子と、抵抗変化記憶素子に対して直列に接続されたスイッチング素子とを含む。コントローラは、複数のメモリセルブロックのそれぞれに対する所定アクセスの回数が駆動回路から複数のメモリセルブロックのそれぞれまでの距離にしたがって増加又は減少するように、メモリユニットを制御するように構成されている。
【選択図】図1
特許請求の範囲【請求項１】
複数のメモリセルを含み且つ複数のメモリセルブロックに分割されたメモリセルアレイと、前記複数のメモリセルを駆動する駆動回路とを含むメモリユニットと、
前記メモリユニットを制御するコントローラと、
を備えるメモリシステムであって、
前記複数のメモリセルのそれぞれは、抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子とを含み、
前記コントローラは、前記複数のメモリセルブロックのそれぞれに対する所定アクセスの回数が前記駆動回路から前記複数のメモリセルブロックのそれぞれまでの距離にしたがって増加又は減少するように、前記メモリユニットを制御するように構成されている
ことを特徴とするメモリシステム。
続きを表示（約 1,800 文字）【請求項２】
前記コントローラは、
前記複数のメモリセルブロックのそれぞれについて、前記複数のメモリセルブロックのそれぞれに対して行われた前記所定アクセスの回数に基づく第１の値を記憶し、
前記複数のメモリセルブロックのそれぞれについて、前記複数のメモリセルブロックのそれぞれに対する前記所定アクセスの許容された回数に基づく第２の値を記憶し、
前記複数のメモリセルブロックのそれぞれについて記憶された前記第１の値及び前記第２の値に基づいて、前記複数のメモリセルブロックの中から書き込みを行うべきメモリセルブロックを判定するように構成されている
ことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記複数のメモリセルブロックのそれぞれに対する前記所定アクセスの許容された回数は、前記駆動回路からの距離にしたがって増加又は減少する
ことを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記メモリセルアレイに含まれる前記複数のメモリセルは、第１の方向及び前記第１の方向と交差する第２の方向に配列され、
前記駆動回路は、前記メモリセルアレイの前記第１の方向の端部に沿って設けられた第１の駆動回路と、前記メモリセルアレイの前記第２の方向の端部に沿って設けられた第２の駆動回路とを含む
ことを特徴とする請求項１に記載のメモリシステム。
【請求項５】
前記駆動回路からの距離は、前記第１の駆動回路からの第１の距離と前記第２の駆動回路からの第２の距離との合計に対応する
ことを特徴とする請求項４に記載のメモリシステム。
【請求項６】
前記駆動回路からの距離は、前記第１の駆動回路からの第１の距離及び前記第２の駆動回路からの第２の距離のうち短い方の距離に対応する
ことを特徴とする請求項４に記載のメモリシステム。
【請求項７】
前記メモリシステムは、前記メモリセルアレイの周囲の温度を検出する温度検出器をさらに含む
ことを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記コントローラは、前記メモリセルアレイの周囲の温度に応じて、前記所定アクセスの回数が前記駆動回路からの距離にしたがって増加又は減少する度合いを変更するように構成されている
ことを特徴とする請求項７に記載のメモリシステム。
【請求項９】
それぞれが複数のメモリセルを含む１以上のメモリセルアレイを含むメモリユニットであって、前記１以上のメモリセルアレイのそれぞれが複数のメモリセルブロックに分割されたメモリユニットと、
前記メモリユニットを制御するコントローラと、
を備えるメモリシステムであって、
前記複数のメモリセルのそれぞれは、抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子とを含み、
前記コントローラは、
前記１以上のメモリセルアレイのそれぞれの前記複数のメモリセルブロックのそれぞれについて、前記複数のメモリセルブロックのそれぞれに対して行われた所定アクセスの回数に基づく第１の値を記憶し、
前記１以上のメモリセルアレイのそれぞれの前記複数のメモリセルブロックのそれぞれについて、前記複数のメモリセルブロックのそれぞれに対する前記所定アクセスの許容された回数に基づく第２の値を記憶し、
前記１以上のメモリセルアレイのそれぞれの前記複数のメモリセルブロックのそれぞれについて記憶された前記第１の値及び前記第２の値に基づいて、前記１以上のメモリセルアレイの中の１つに含まれる前記複数のメモリセルブロックの中から書き込みを行うべきメモリセルブロックを判定するように構成されている
ことを特徴とするメモリシステム。
【請求項１０】
前記コントローラは、前記所定アクセスの回数が前記所定アクセスの許容された回数よりも少ないメモリセルブロックを、前記書き込みを行うべきメモリセルブロックとして判定する
ことを特徴とする請求項９に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
メモリセルアレイを含むメモリユニットと、メモリユニットを制御するコントローラとを含むメモリシステムが提案されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－００６５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリユニットを的確に制御することが可能なコントローラを含むメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリシステムは、複数のメモリセルを含み且つ複数のメモリセルブロックに分割されたメモリセルアレイと、前記複数のメモリセルを駆動する駆動回路とを含むメモリユニットと、前記メモリユニットを制御するコントローラと、を備えるメモリシステムであって、前記複数のメモリセルのそれぞれは、抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子とを含み、前記コントローラは、前記複数のメモリセルブロックのそれぞれに対する所定アクセスの回数が前記駆動回路から前記複数のメモリセルブロックのそれぞれまでの距離にしたがって増加又は減少するように、前記メモリユニットを制御するように構成されている。
【図面の簡単な説明】
【０００６】
第１の実施形態に係るメモリシステムの基本的な構成を示したブロック図である。
第１の実施形態に係り、メモリセルアレイが設けられている領域の全体的な構成を模式的に示した図である。
第１の実施形態に係り、メモリセルアレイが設けられている領域の部分的な構成を模式的に示した斜視図である。
第１の実施形態に係り、磁気抵抗効果素子の構成を模式的に示した断面図である。
第１の実施形態に係り、セレクタの構成を模式的に示した断面図である。
第１の実施形態に係り、セレクタの電流－電圧特性を模式的に示した図である。
第１の実施形態に係り、サブメモリユニットの構成を模式的に示した図である。
第１の実施形態に係り、コントローラの機能的な構成を示した機能ブロック図である。
第１の実施形態に係るメモリシステムの動作を示したフローチャートである。
第１の実施形態の第１の変形例に係り、サブメモリユニットの構成を模式的に示した図である。
第１の実施形態の第２の変形例に係り、サブメモリユニットの構成を模式的に示した図である。
第２の実施形態に係るメモリシステムの基本的な構成を示したブロック図である。
第２の実施形態に係り、コントローラの機能的な構成を示した機能ブロック図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係るメモリシステムの基本的な構成を示したブロック図である。
【０００９】
図１に示したメモリシステムは、メモリユニット１００及びコントローラ２００を含んでおり、コントローラ２００にはホスト（ホスト装置）３００が接続できるようになっている。メモリユニット１００とコントローラ２００とは、同一のパッケージ内に設けられていてもよいし、別々のパッケージ内に設けられていてもよい。
【００１０】
メモリユニット１００は、１以上のサブメモリユニットを含んでいる。図１に示した例では、メモリユニット１００は、サブメモリユニット１１０ａ及びサブメモリユニット１１０ｂを含んでいる。サブメモリユニット１１０ａ及び１１０ｂの基本的な構成は同じであり、サブメモリユニット１１０ａ及び１１０ｂはそれぞれ、メモリセルアレイ１２０ａ及び１２０ｂと、制御回路１３０ａ及び１３０ｂとを含んでいる。サブメモリユニット１１０ａとサブメモリユニット１１０ｂとは、同一のパッケージ内に設けられていてもよいし、別々のパッケージ内に設けられていてもよい。
（【００１１】以降は省略されています）

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