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公開番号2025001623
公報種別公開特許公報(A)
公開日2025-01-08
出願番号2024003457
出願日2024-01-12
発明の名称不均一消去を伴う不揮発性メモリのためのアボート動作検出
出願人サンディスクテクノロジーズインコーポレイテッド
代理人個人
主分類G11C 16/34 20060101AFI20241225BHJP(情報記憶)
要約【課題】メモリシステムが(例えば、ブロックの状態が未知であり得るときの予期せぬ電力損失の後に)ブロックの状態を効率的に決定する装置及び方法を提供する。
【解決手段】装置は、複数の不揮発性メモリセルに接続する1つ又は複数の制御回路を含む。1つ又は複数の制御回路は、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第1の境界を検出し、第1の境界の検出に応答して、オープンブロックが不均一消去動作を受けたかどうかを判定するために、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第2の境界をチェックする。
【選択図】図13
特許請求の範囲【請求項１】
装置であって、
複数の不揮発性メモリセルに接続するように構成された１つ又は複数の制御回路を備え、
前記１つ以上の制御回路が、
オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出し、前記第１の境界の検出に応答して、前記オープンブロックの書き込まれた部分と書き込まれていない部分との間の第２の境界をチェックして、前記オープンブロックが不均一消去動作を受けたかどうかを判定するように構成されている、装置。
続きを表示（約 1,200 文字）【請求項２】
前記１つ又は複数の制御回路は、少なくとも１つの書き込まれたワード線が識別され、少なくとも１つの書き込まれていないワード線が識別されるまで、前記オープンブロックのワード線の二分探索を実行することによって前記第１の境界を検出するように構成される、請求項１に記載の装置。
【請求項３】
前記１つ又は複数の制御回路が、検出された書き込まれたワード線から所定のオフセットであるテストワード線を読み取ることによって前記第２の境界をチェックするように構成される、請求項２に記載の装置。
【請求項４】
前記不均一消去動作は、奇数ワード線及び偶数ワード線を別々に消去する奇数－偶数消去動作であり、前記テストワード線は、前記検出された書き込まれたワード線にすぐ隣接している、請求項３に記載の装置。
【請求項５】
前記１つ又は複数の制御回路が、前記テストワード線が消去されたと判定したことに応答して、前記オープンブロックからデータをコピーすることなく消去のために前記オープンブロックを準備するように構成される、請求項４に記載の装置。
【請求項６】
前記１つ又は複数の制御回路は、前記オープンブロックの書き込まれた部分と書き込まれていない部分との間に第２の境界が見つからないことに応答して、前記第１の境界の位置を見つけるように更に構成される、請求項１に記載の装置。
【請求項７】
前記１つ又は複数の制御回路は、前記オープンブロックの書き込まれた部分と書き込まれていない部分との間に第２の境界が見つからない場合、前記第１の境界の書き込み側のデータを前記オープンブロックから別のブロックにコピーするように更に構成される、請求項６に記載の装置。
【請求項８】
前記１つ又は複数の制御回路は、前記オープンブロックが不均一消去動作を受けたと判定したことに応答して、前記オープンブロックからデータをコピーすることなく消去のために前記オープンブロックを準備するように構成される、請求項１に記載の装置。
【請求項９】
前記１つ又は複数の制御回路が、前記複数の不揮発性メモリセルを含むメモリダイに接続されるように構成された制御ダイ上に位置する、請求項１に記載の装置。
【請求項１０】
方法であって、
不揮発性メモリのオープンブロックを識別するステップと、
前記オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出するステップと、
その後、前記オープンブロックの前記書き込まれた部分と前記書き込まれていない部分との間の前記第１の境界を検出したことに応答して、前記オープンブロックの前記書き込まれた部分と前記書き込まれていない部分との間の第２の境界をチェックして、前記オープンブロックが不均一消去動作を受けたかどうかを判定するステップと、を含む、方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（優先権の主張）
本出願は、参照によりその全体が本明細書に組み込まれる、２０２３年６月２０日出願のＸｕらによる「ＡＢＯＲＴＥＤＯＰＥＲＡＴＩＯＮＤＥＴＥＣＴＩＯＮＦＯＲＮＯＮＶＯＬＡＴＩＬＥＭＥＭＯＲＹＷＩＴＨＮＯＮ－ＵＮＩＦＯＲＭＥＲＡＳＥ」という名称の米国特許仮出願第６３／５０９，１３４号の優先権を主張する。
続きを表示（約 5,700 文字）【背景技術】
【０００２】
半導体メモリは、携帯電話、デジタルカメラ、個人情報端末、医療用電子機器、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及びデータサーバなどの様々な電子デバイスに広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを含むことがある。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。不揮発性メモリの実施例としては、フラッシュメモリ（例えば、ＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリ）、電気的に消去可能なプログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory））などが挙げられる。メモリセルの中には、電荷蓄積領域に電荷を蓄積することによって情報を記憶するものがある。他のメモリセルは、メモリセルの抵抗によるなど、他の技法を使用して情報を記憶する。いくつかのメモリは、２つのデータ状態を使用してセル当たり１ビットを記憶し（シングルレベルセルすなわちＳＬＣ）、他のメモリは、２つより多くのデータ状態を使用してセル当たり１ビットより多くを記憶する（セル当たり２ビットを記憶することができるマルチレベルセルすなわちＭＬＣ）。セルごとに４ビットを記憶することは、１６個のデータ状態を使用し得る（クワッドレベルセルすなわちＱＬＣ）。
【０００３】
メモリシステムが電子デバイス（ホスト）内に配備されるか又はそれに接続されるとき、メモリシステムは、データを記憶し、データを読み取るために使用することができる。例えば、データは、プログラム（書き込み）コマンドに応答して記憶されてもよい。データは、読み出されるべきデータを指定する読み出しコマンドに応答して読み出され得る。データは、消去コマンドに応答して消去され得る。場合によっては、メモリシステムが電力を失ったときに動作（例えば、書き込み又は消去）が進行中であり得る。電力が戻るとき、メモリシステムの状態を決定することは困難であり得る（例えば、いくつかのデータが部分的に書き込まれ得るか、又は部分的に消去され得る）。
【図面の簡単な説明】
【０００４】
同様に番号付けされた要素は、異なる図に対する共通の構成要素を指す。
ホストに接続されたメモリシステムの一実施形態を示すブロック図である。
フロントエンドプロセッサ回路の一実施形態を示すブロック図である。いくつかの実施形態では、フロントエンドプロセッサ回路は、コントローラの一部である。
バックエンドプロセッサ回路の一実施形態を示すブロック図である。いくつかの実施形態では、バックエンドプロセッサ回路は、コントローラの一部である。
メモリパッケージの一実施形態を示すブロック図である。
メモリダイの実施形態の機能ブロック図である。
集積メモリモアセンブリの実施形態の機能ブロック図である。
モノリシック３次元メモリ構造の一実施形態の部分斜視図である。
２つの平面を有するメモリ構造のブロック図である。
メモリセルのブロックの一部の上面図を示す。
メモリセルのブロックの一部の断面図を示す。
センスブロックの一例を示す。
不揮発性メモリセルの複数のデータ状態をプログラムする例を示す。
不揮発性メモリセルを消去する例を示す。
消去方式の例を示す。
消去方式の例を示す。
消去方式の例を示す。
消去方式の例を示す。
消去方式の例を示す。
消去方式の例を示す。
ブロックの異なる条件の例を示す。
ブロックの異なる条件の例を示す。
ブロックの異なる条件の例を示す。
ブロックの異なる条件の例を示す。
ブロック内の境界の二分探索の例を示す。
ブロック内の境界の二分探索の例を示す。
ブロックの条件を決定する例を示す。
ブロックの条件を決定する例を示す。
ブロックの条件を決定する例を示す。
ブロックの条件を決定する例を示す。
ブロック内の第２の境界をチェックすることを含む方法の一例を示す。
ブロック内の第２の境界をチェックすることを含む方法の一例を示す。
テストワード線が消去されたかどうかを判定することを含む方法の一例を示す。
【発明を実施するための形態】
【０００５】
本明細書では、メモリシステムが（例えば、ブロックの状態が未知であり得るときの予期せぬ電力損失の後に）ブロックの状態を効率的に決定することを可能にするための技法が開示される。いくつかのメモリシステムは、不均一消去を使用し、例えば、奇数ワード線及び偶数ワード線のメモリセルを別々に消去し（奇数－偶数消去）、これは、ブロック内の書き込まれた部分及び書き込まれていない部分のパターンをもたらし得る。そのようなパターンは、ブロックが有効なデータを含まない（例えば、消去アボートブロックである）ときに、ブロックを有効なデータで部分的に書き込まれたものとして誤って識別する（例えば、書き込みアボートブロックとして誤って識別される）ことになり得る。誤識別は、メモリシステムの動作に影響を与え得る、そのようなブロックの不適切な処理（例えば、有効データを含まないブロックからデータをコピーしようとすること）をもたらし得る。
【０００６】
ブロックの状態を正確かつ効率的に決定するためのスキームは、書き込まれた部分と書き込まれていない部分との間の第１の境界を検出すること（例えば、少なくとも１つの書き込まれたワード線及び少なくとも１つの書き込まれていないワード線を見つけること）を含む。第１の境界を検出したことに応答して、ブロックは、第２の境界について（例えば、プログラミングの順序で書き込まれたワード線の下にある書き込まれていない部分について）チェックされ得る。テストワード線（又は複数のワード線）を選択し、それが消去されているか否かを確認するためにチェックすることができる。テストワード線の選択は、使用される不均一消去方式に依存し得る。奇数－偶数消去の場合、書き込まれたワード線にすぐ隣接するワード線がチェックされてもよい（例えば、テストワード線は、書き込まれたワード線から１ワード線だけオフセットされてもよい）。他の不均一消去方式では、テストワード線が異なる形で選択されてもよい。テストワード線が消去される場合、それは、ブロックが不均一消去（消去アボートブロック）によって部分的に消去されていることを示し、ブロックはそれに応じて（例えば、ブロック内のデータをコピーすることなく、又はデータを維持することなく使用するために準備されたブロックとして）処理されてもよい。テストワード線が消去されていない場合、それは、ブロックが部分的に書き込まれており、有効なデータを含むことを示し（書き込み消去アボート）、ブロックはそれに応じて処理され得る（例えば、ブロック内のデータをコピーするか、又はプログラミングを継続しデータを維持する）。
【０００７】
図１Ａは、ホスト１２０に接続されたメモリシステム１００の一実施形態のブロック図である。メモリシステム１００は、本明細書に開示される技術を実装することができる。多くの異なる種類のメモリシステムを、本明細書で提案される技術とともに使用することができる。一実施形態では、メモリシステムは、ソリッドステートドライブ（「ＳＳＤ」）である。しかしながら、他のタイプのメモリシステムも使用することができる。メモリシステム１００は、コントローラ１０２、データを記憶するための不揮発性メモリ１０４、及びローカルメモリ（例えば、ＤＲＡＭ／ＲｅＲＡＭ）１０６を備える。コントローラ１０２は、フロントエンドプロセッサ回路（ＦＥＰ）１１０、及び１つ以上のバックエンドプロセッサ回路（ＢＥＰ）１１２を備える。一実施形態では、ＦＥＰ回路１１０は、ＡＳＩＣ上に実装される。一実施形態では、各ＢＥＰ回路１１２は、別個のＡＳＩＣ上に実装される。ＢＥＰ回路１１２及びＦＥＰ回路１１０のそれぞれのＡＳＩＣは、コントローラ１０２がシステムオンチップ（「ＳｏＣ」）として製造されるように、同じ半導体上に実装される。ＦＥＰ１１０及びＢＥＰ１１２は両方とも、それら自体のプロセッサを含む。一実施形態では、ＦＥＰ回路１１０及びＢＥＰ回路１１２は、ＦＥＰ回路１１０がマスターであり各ＢＥＰ回路１１２がスレーブである、マスタースレーブ構成として機能する。例えば、ＦＥＰ回路１１０は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理アドレスから物理アドレスへの変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実施するフラッシュ変換層を実装する。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求時にメモリパッケージ／ダイ内のメモリ動作を管理する。例えば、ＢＥＰ回路１１２は、読み出し、消去、及びプログラミングプロセスを実行し得る。更に、ＢＥＰ回路１１２は、バッファ管理、ＦＥＰ回路１１０が必要とする特定の電圧レベルの設定、エラー訂正（error correction、ＥＣＣ）、メモリパッケージへのトグルモードインターフェースの制御などを行うことができる。一実施形態では、各ＢＥＰ回路１１２は、それ自体のメモリパッケージの組を担当する。コントローラ１０２は、制御回路の一例である。
【０００８】
一実施形態では、不揮発性メモリ１０４は、複数のメモリパッケージを含む。各メモリパッケージは、１つ以上のメモリダイを含む。したがって、コントローラ１０２は、１つ以上の不揮発性メモリダイに接続される。一実施形態では、メモリパッケージ１４内のそれぞれのメモリダイは、ＮＡＮＤフラッシュメモリ（二次元ＮＡＮＤフラッシュメモリ及び／又は三次元ＮＡＮＤフラッシュメモリを含む）を利用する。他の実施形態では、メモリパッケージは、他の種類のメモリを含んでもよい。
【０００９】
コントローラ１０２は、ＰＣＩＥｘｐｒｅｓｓ（ＰＣＩｅ）を介してＮＶＭＥｘｐｒｅｓｓ（ＮＶＭｅ）を実装するインターフェース１３０を使用してホスト１２０と通信する。メモリシステム１００と協働するために、ホスト１２０は、バス１２８に接続されたホストプロセッサ１２２と、ホストメモリ１２４と、ＰＣＩｅインターフェース１２６とを含む。ホストメモリ１２４は、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、又は別の種類の記憶部とすることができる。ホスト１２０は、メモリシステム１００の外部にあり、メモリシステム１００とは別個である。一の実施形態では、メモリシステム１００はホスト１２０内に埋め込まれる。
【００１０】
図１Ｂは、ＦＥＰ回路１１０の一実施形態を示すブロック図である。図１Ｂは、ホスト１２０と通信するＰＣＩｅインターフェース１５０と、そのＰＣＩｅインターフェースと通信するホストプロセッサ１５２と、を示す。ホストプロセッサ１５２は、実装に好適な、当該技術分野において既知の任意のタイプのプロセッサであり得る。ホストプロセッサ１５２は、ネットワークオンチップ（network-on-chip、ＮＯＣ）１５４と通信している。ＮＯＣは、典型的にはＳｏＣ内のコア間の、集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はロックされていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ＳｏＣのスケーラビリティ及び複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及びスケーラビリティをもたらす。メモリプロセッサ１５６、ＳＲＡＭ１６０、及びＤＲＡＭコントローラ１６２はＮＯＣ１５４に接続され、これと通信している。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ（例えば、ＤＲＡＭ１０６）を動作させこれと通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を動作させ、様々なメモリ動作を実行するために使用される。ＮＯＣと通信するのは、２つのＰＣＩｅインターフェース１６４及び１６６である。図１Ｂの実施形態では、ＳＳＤコントローラは２つのＢＥＰ回路１１２を含む。したがって、２つのＰＣＩｅインターフェース１６４／１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２のうちの１つと通信する。他の実施形態では、２つより多い又は少ないＢＥＰ回路１１２が存在し得る。したがって、３つ以上のＰＣＩｅインターフェースが存在し得る。
（【００１１】以降は省略されています）

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