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公開番号2024156328
公報種別公開特許公報(A)
公開日2024-11-06
出願番号2023070700
出願日2023-04-24
発明の名称メモリ回路
出願人株式会社ソシオネクスト
代理人個人,個人
主分類G11C 29/00 20060101AFI20241029BHJP(情報記憶)
要約【課題】動作モードの切り替えにより複数の小容量メモリまたは大容量メモリとして動作可能なメモリ回路を提供する。
【解決手段】メモリ回路は、複数の第1メモリセルと第2メモリセルとを各々含む複数のメモリ部と各メモリ部のアクセスを制御する複数の第1メモリ制御部と、複数のメモリ部に共通に設けられる第2メモリ制御部とを有する。複数のメモリ部のいずれかは、各メモリ部の第2メモリセルにそれぞれ対応して第3メモリセルを有する。第1メモリ制御部は、第1モード中、アクセスできない第1メモリセルを示す第1アドレスを第2メモリセルを示す第2アドレスに変換してメモリ部に出力する。第2メモリ制御部は、第2モード中、第2メモリセルを示す第2アドレスが第2アクセス要求に含まれる場合、第2アドレスを第3メモリセルを示す第3アドレスに変換して、第3メモリセルを含むメモリ部に出力する。
【選択図】図1
特許請求の範囲【請求項１】
複数の第１メモリセルと、不良の前記第１メモリセルの代わりにアクセスされる第２メモリセルとを各々含む複数のメモリ部と、
前記複数のメモリ部の各々に対応して設けられ、第１モード中に前記複数のメモリ部の各々に対する第１アクセス要求に基づいて、対応する前記メモリ部のアクセスを制御する複数の第１メモリ制御部と、
前記複数のメモリ部に共通に設けられ、第２モード中に第２アクセス要求に基づいて、前記複数のメモリ部のアクセスを制御する第２メモリ制御部と、を有し、
前記複数のメモリ部のいずれかは、前記複数のメモリ部の複数の前記第２メモリセルにそれぞれ対応して複数の第３メモリセルを有し、
前記複数の第１メモリ制御部の各々は、前記第１モード中、前記第１アクセス要求がアクセスできない前記第１メモリセルを示す第１アドレスを含む場合、前記第１アドレスを前記第２メモリセルを示す第２アドレスに変換して対応する前記メモリ部に出力し、
前記第２メモリ制御部は、前記第２モード中、前記複数のメモリ部の複数の前記第２メモリセルをそれぞれ示す前記第２アドレスが前記第２アクセス要求に含まれる場合、前記第２アドレスを前記複数の第３メモリセルのいずれかを示す第３アドレスに変換して、前記第３メモリセルを含む前記メモリ部に出力する
メモリ回路。
続きを表示（約 3,000 文字）【請求項２】
前記複数の第１メモリ制御部は、前記第１モード中に並列に動作し、対応する前記メモリ部を並列にアクセス可能である
請求項１に記載のメモリ回路。
【請求項３】
直列に接続される前記第２メモリ制御部および前記複数のメモリ部の間に配置され、前記第２モード中に前記第２メモリ制御部からの前記第２アクセス要求を順次転送可能な複数の中継制御部を有し、
互いに隣接する一対の前記中継制御部の間には、１以上の前記メモリ部を含むメモリブロックが配置され、
前記複数の中継制御部の各々は、前記第２アクセス要求が直後に位置する後続の前記メモリブロックのアクセスを示す場合、前記第２アクセス要求を前記後続の前記メモリブロックに出力し、前記第２アクセス要求が前記後続の前記メモリブロックより後ろに位置する前記メモリブロックのアクセスを示す場合、前記第２アクセス要求を次の前記中継制御部に出力する
請求項１または請求項２に記載のメモリ回路。
【請求項４】
前記メモリ部の不良情報を記憶する不揮発性メモリと、
前記複数のメモリ部の各々に対応して設けられ、前記第１モード中に並列に動作し、前記複数のメモリ部の各々を試験する複数の試験回路と、を有し、
前記複数の試験回路の各々は、書き込み要求と読み出し要求とを前記第１アクセス要求として対応する前記第１メモリ制御部に出力し、アクセスできない前記第１メモリセルを検出した場合、アクセスできない前記第１メモリセルを示す不良アドレスを前記不揮発性メモリに格納し、
前記複数の第１メモリ制御部の各々は、前記複数の試験回路による前記複数のメモリ部の試験後、前記第１アクセス要求に含まれるアドレスが前記不揮発性メモリに保持された前記不良アドレスと一致する場合、前記第１アクセス要求に含まれるアドレスを前記第２アドレスに変換して対応する前記メモリ部に出力する
請求項１または請求項２に記載のメモリ回路。
【請求項５】
前記複数の試験回路の各々は、前記不良アドレスを前記不揮発性メモリに格納した後、前記不揮発性メモリに保持された前記不良アドレスを含む前記書き込み要求と前記読み出し要求とを前記第１アクセス要求として対応する前記第１メモリ制御部に出力し、前記読み出し要求に基づいて前記メモリ部から出力される読み出しデータが期待値と一致するか否かを判定する
請求項４に記載のメモリ回路。
【請求項６】
複数の第１メモリセルを各々含む複数のメモリ部と、
前記複数のメモリ部の各々に対応して設けられ、第１モード中に前記複数のメモリ部の各々に対する第１アクセス要求に基づいて、対応する前記メモリ部のアクセスを制御する複数の第１メモリ制御部と、
前記複数のメモリ部に共通に設けられ、第２モード中に第２アクセス要求に基づいて、前記複数のメモリ部のアクセスを制御する第２メモリ制御部と、を有し、
前記複数のメモリ部のいずれかは、前記第２モード中に前記複数のメモリ部の各々のアクセスできない前記第１メモリセルの代わりにアクセスされる複数の第２メモリセルを有し、
前記複数のメモリ部は、一対の前記メモリ部毎にグループ分けされ、
一対の前記メモリ部に対応する一対の前記第１メモリ制御部の一方は、前記第１モード中、前記第１アクセス要求にアクセスできない前記第１メモリセルを示すアドレスが含まれる場合、前記第１メモリセルを示す前記アドレスを前記第１メモリ制御部の他方に出力し、前記第１メモリ制御部の他方からアドレスを受けた場合、受けたアドレスを対応する前記メモリ部に出力し、前記第１アクセス要求に正常な前記第１メモリセルを示すアドレスが含まれる場合、対応する前記メモリ部に前記正常な前記第１メモリセルを示すアドレスを出力し、
前記第２メモリ制御部は、前記第２モード中、前記第２アクセス要求に含まれるアドレスがアクセスできない前記第１メモリセルを示す場合、前記第２アクセス要求に含まれるアドレスを、前記複数の第２メモリセルのいずれかを示すアドレスに変換して前記複数のメモリ部の前記いずれかに出力する
メモリ回路。
【請求項７】
前記複数のメモリ部の各々は、複数の前記グループのいずれかに含まれ、
複数の前記グループのそれぞれにおいて、前記メモリ部の一方に対応する前記第１メモリ制御部は、前記第１モード中に並列に動作し、前記メモリ部の前記一方を並列にアクセス可能である
請求項６に記載のメモリ回路。
【請求項８】
直列に接続される前記第２メモリ制御部および前記複数のメモリ部の間に配置され、前記第２モード中に前記第２メモリ制御部からの前記第２アクセス要求を順次転送可能な複数の中継制御部を有し、
互いに隣接する一対の前記中継制御部の間には、１以上の前記メモリ部を含むメモリブロックが配置され、
前記複数の中継制御部の各々は、前記第２アクセス要求が直後に位置する後続の前記メモリブロックのアクセスを示す場合、前記第２アクセス要求を前記後続の前記メモリブロックに出力し、前記第２アクセス要求が前記後続の前記メモリブロックより後ろに位置する前記メモリブロックのアクセスを示す場合、前記第２アクセス要求を次の前記中継制御部に出力する
請求項６または請求項７に記載のメモリ回路。
【請求項９】
前記複数のメモリ部の不良情報を記憶する不揮発性メモリと、
前記複数のメモリ部の各々に対応して設けられ、前記第１モード中に並列に動作し、前記複数のメモリ部の各々を試験する複数の試験回路と、を有し、
前記複数の試験回路のうち、前記第１メモリ制御部の前記一方に対応する前記試験回路と前記第１メモリ制御部の前記他方に対応する前記試験回路とが交互に動作し、
動作する前記試験回路は、書き込み要求と読み出し要求を前記第１アクセス要求として対応する前記第１メモリ制御部に出力し、アクセスできない前記第１メモリセルを検出した場合、アクセスできない前記第１メモリセルを示す不良アドレスを前記不揮発性メモリに格納し、
前記第１メモリ制御部の前記一方は、前記不良アドレスが前記不揮発性メモリに格納された後、前記読み出し要求に含まれるアドレスが前記不揮発性メモリに保持された前記不良アドレスと一致する場合、前記読み出し要求に含まれる前記アドレスを前記第１メモリ制御部の前記他方に出力する
請求項６または請求項７に記載のメモリ回路。
【請求項１０】
前記動作する前記試験回路は、前記不良アドレスを前記不揮発性メモリに格納した後、前記不揮発性メモリに保持された前記不良アドレスを含む前記書き込み要求と前記読み出し要求とを前記第１アクセス要求として対応する前記第１メモリ制御部に出力し、前記動作する前記試験回路に対応しない前記メモリ部から出力される読み出しデータが期待値と一致するか否かを判定する
請求項９に記載のメモリ回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリ回路に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
メモリセルを各々有する複数のブロックを有する半導体記憶装置において、各ブロックと冗長ブロックとの各々に不良を救済する冗長カラムを設ける手法が知られている（例えば、特許文献１参照）。複数のメモリブロックを有するメモリデバイスにおいて、不良をメモリブロック単位で救済する手法が知られている（例えば、特許文献２参照）。
【０００３】
不揮発性メモリにおいて、メモリ領域に欠陥がある場合に、欠陥アドレスの出力先を切り替え回路により冗長メモリ領域に切り替える手法が知られている（例えば、特許文献３参照）。また、不揮発性メモリにおいて、複数のメモリブロックの各々に設けられた冗長メモリセル行を、他のメモリブロックの欠陥メモリセルの救済に使用する手法が知られている（例えば、特許文献４参照）。不揮発性半導体記憶装置において、不揮発性メモリセルの書き込み特性または消去特性の劣化が生じたセルを、自動的に冗長用のセルあるいはセルブロックに置換する手法が知られている（例えば、特許文献５参照）。
【先行技術文献】
【特許文献】
【０００４】
特開２００３－１８７５９１号公報
特開２０１２－５０９５４１号公報
特開平０１－１２８３００号公報
特開平０５－２９０５９８号公報
特開平０８－００７５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、システムＬＳＩ（Large-Scale Integration）等に搭載されるメモリ回路は、アプリケーションにより使用するメモリ容量が異なり、複数のアプリケーションで１つのメモリ回路を共有する場合もある。このため、この種のメモリ回路は、１つの大容量メモリとして動作するモードと、複数の小容量メモリとして動作する動作モードとを備えることが好ましいが、そのような手法は提案されていない。
【０００６】
本発明は、上記の点に鑑みてなされたもので、動作モードの切り替えにより複数の小容量メモリまたは大容量メモリとして動作可能なメモリ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様では、メモリ回路は、複数の第１メモリセルと、不良の前記第１メモリセルの代わりにアクセスされる第２メモリセルとを各々含む複数のメモリ部と、前記複数のメモリ部の各々に対応して設けられ、第１モード中に前記複数のメモリ部の各々に対する第１アクセス要求に基づいて、対応する前記メモリ部のアクセスを制御する複数の第１メモリ制御部と、前記複数のメモリ部に共通に設けられ、第２モード中に第２アクセス要求に基づいて、前記複数のメモリ部のアクセスを制御する第２メモリ制御部と、を有し、前記複数のメモリ部のいずれかは、前記複数のメモリ部の複数の前記第２メモリセルにそれぞれ対応して複数の第３メモリセルを有し、前記複数の第１メモリ制御部の各々は、前記第１モード中、前記第１アクセス要求がアクセスできない前記第１メモリセルを示す第１アドレスを含む場合、前記第１アドレスを前記第２メモリセルを示す第２アドレスに変換して対応する前記メモリ部に出力し、前記第２メモリ制御部は、前記第２モード中、前記複数のメモリ部の複数の前記第２メモリセルをそれぞれ示す前記第２アドレスが前記第２アクセス要求に含まれる場合、前記第２アドレスを前記複数の第３メモリセルのいずれかを示す第３アドレスに変換して、前記第３メモリセルを含む前記メモリ部に出力する。
【発明の効果】
【０００８】
開示の技術によれば、動作モードの切り替えにより複数の小容量メモリまたは大容量メモリとして動作可能なメモリ回路を提供することができる。
【図面の簡単な説明】
【０００９】
第１の実施形態のメモリ回路の概要を示すブロック図である。
図１の各メモリ部のワード救済の一例を示す説明図である。
図１のメモリ制御部ＣＮＴ１の一例を示すブロック図である。
図３のメモリ制御部ＣＮＴ１の動作の一例を示すフロー図である。
図１の各試験回路による各メモリ部の不良を検出する第１試験の一例を示すフロー図である。
図１の各試験回路による不揮発性メモリに不良情報を格納した後に各メモリ部の動作を確認する第２試験の一例を示すフロー図である。
システムバスを介してアクセス要求を受けたメモリ制御部ＣＮＴ２の動作の一例を示すフロー図である。
最終段を除く分岐制御部の動作の一例を示すフロー図である。
第２の実施形態のメモリ回路の概要を示すブロック図である。
図９のメモリ制御部ＣＮＴ１の一例を示すブロック図である。
図９のメモリブロックのワード救済の一例を示す説明図である。
第３の実施形態のメモリ回路の概要を示すブロック図である。
第４の実施形態のメモリ回路の概要を示すブロック図である。
第５の実施形態のメモリ回路の概要を示すブロック図である。
第６の実施形態のメモリ回路の概要を示すブロック図である。
図１５のメモリブロックのワード救済の一例を示す説明図である。
図１５の各試験回路による各メモリ部の不良を検出する第１試験の一例を示すフロー図である。
図１５の各試験回路により不揮発性メモリに不良情報を格納した後の各メモリ部の動作を確認する第２試験の一例を示すフロー図である。
第７の実施形態のメモリ回路の概要を示すブロック図である。
第８の実施形態のメモリ回路の概要を示すブロック図である。
図２０のメモリグループの一例を示すブロック図である。
図２０のメモリグループの別の例を示すブロック図である。
図１のメモリ回路が搭載されるシステムの一例を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて実施形態を説明する。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用する。
（【００１１】以降は省略されています）

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