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公開番号2025001959
公報種別公開特許公報(A)
公開日2025-01-09
出願番号2023101784
出願日2023-06-21
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人高橋・林アンドパートナーズ
主分類G11C 11/16 20060101AFI20241226BHJP(情報記憶)
要約【課題】精度の高い読み出し動作を行うことが可能な記憶装置を提供すること。
【解決手段】記憶装置は、第1配線と、第2配線と、前記第1配線と前記第2配線との間において、前記第1配線及び前記第2配線に接続されたメモリセルと、第1電源線と、センスアンプと、前記第1電源線と前記センスアンプとの間に設けられ、第1ノードに接続された制御端子を備えた電流制御部と、前記第1ノードと前記第2配線との間に設けられ、前記第2配線に電気的に接続された第1端子及び前記第1ノードに接続された第2端子を備えた容量素子と、第2電源線と、前記第1ノードと前記第2電源線との間に設けられ、抵抗成分を有する第1素子と、を有する。
【選択図】図7
特許請求の範囲【請求項１】
第１配線と、
第２配線と、
前記第１配線と前記第２配線との間において、前記第１配線及び前記第２配線に接続されたメモリセルと、
第１電源線と、
センスアンプと、
前記第１電源線と前記センスアンプとの間に設けられ、第１ノードに接続された制御端子を備えた電流制御部と、
前記第１ノードと前記第２配線との間に設けられ、前記第２配線に電気的に接続された第１端子及び前記第１ノードに接続された第２端子を備えた容量素子と、
第２電源線と、
前記第１ノードと前記第２電源線との間に設けられ、抵抗成分を有する第１素子と、を有する記憶装置。
続きを表示（約 890 文字）【請求項２】
前記第１配線は、第１方向に延伸し、
前記第２配線は、前記第１方向と交差する第２方向に延伸する、請求項１に記載の記憶装置。
【請求項３】
前記第１素子の電気抵抗は、前記第２端子と前記制御端子との間の電気抵抗より大きい、請求項１に記載の記憶装置。
【請求項４】
前記第２配線の電位が変化することに基づいて、前記第１ノードの電位が変化し、前記電流制御部がオフ状態からオン状態に切り替えられる、請求項１に記載の記憶装置。
【請求項５】
前記電流制御部は、前記第１電源線と前記センスアンプとの間に設けられた第１トランジスタを含み、
前記第１トランジスタの第１ゲート端子は、前記制御端子である、請求項１に記載の記憶装置。
【請求項６】
前記電流制御部は、前記第１電源線と前記センスアンプとの間で直列に接続された第１トランジスタ及び第２トランジスタを含み、
前記第１トランジスタの第１ゲート端子は、前記第２配線に電気的に接続され、
前記第２トランジスタの第２ゲート端子は、前記制御端子である、請求項１に記載の記憶装置。
【請求項７】
前記第１端子は前記第２配線に電流を供給可能に接続されている、請求項１に記載の記憶装置。
【請求項８】
第３ゲート端子を有する第３トランジスタと、
前記第３トランジスタと前記容量素子との間に設けられた第３配線と、をさらに有し、
前記第３ゲート端子は、前記第２配線に接続される、請求項１に記載の記憶装置。
【請求項９】
前記第１素子は、不純物が導入された半導体層に形成された抵抗素子である、請求項１乃至８のいずれか一に記載の記憶装置。
【請求項１０】
前記第１素子は、第４トランジスタを含み、
前記第４トランジスタの導電性の型は、前記第１トランジスタの導電性の型と同じである、請求項５又は６に記載の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は記憶装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
半導体基板上にメモリ素子等が集積化された記憶装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２００４／００５７３２６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
精度の高い読み出し動作を行うことが可能な記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態に係る記憶装置は、第１配線と、第２配線と、前記第１配線と前記第２配線との間において、前記第１配線及び前記第２配線に接続されたメモリセルと、第１電源線と、センスアンプと、前記第１電源線と前記センスアンプとの間に設けられ、第１ノードに接続された制御端子を備えた電流制御部と、前記第１ノードと前記第２配線との間に設けられ、前記第２配線に電気的に接続された第１端子及び前記第１ノードに接続された第２端子を備えた容量素子と、第２電源線と、前記第１ノードと前記第２電源線との間に設けられ、抵抗成分を有する第１素子と、を有する。
【図面の簡単な説明】
【０００６】
一実施形態に係るメモリシステムの全体構成を示すブロック図である。
一実施形態に係るメモリセルの構成を模式的に示す斜視図である。
一実施形態に係る可変抵抗素子の構成を模式的に示す断面図である。
一実施形態に係るスイッチング素子の電気特性を示す図である。
一実施形態に係るメモリセルの読み出し動作時における電気特性を示す図である。
一実施形態に係るメモリシステムに含まれる判定回路の機能構成を示すブロック図である。
一実施形態に係る記憶装置のセンス動作を実行する回路図である。
一実施形態に係る記憶装置のセンス動作を説明する図である。
一実施形態に係る記憶装置のセンス動作を説明する図である。
一実施形態に係る記憶装置のセンス動作を説明する図である。
一実施形態に係る記憶装置のセンス動作を説明する図である。
一実施形態の変形例に係る記憶装置のセンス動作を実行する回路図である。
一実施形態の変形例に係る記憶装置のセンス動作を実行する回路図である。
一実施形態に係る記憶装置のセンス動作を実行する回路図である。
一実施形態に係る記憶装置のセンス動作を説明する図である。
一実施形態の変形例に係る記憶装置のセンス動作を実行する回路図である。
一実施形態の変形例に係る記憶装置のセンス動作を実行する回路図である。
比較例に係る記憶装置のセンス動作を実行する回路図である。
比較例に係る記憶装置のセンス動作を説明する図である。
比較例に係る記憶装置のセンス動作を説明する図である。
比較例に係る記憶装置のセンス動作を実行する回路図である。
比較例に係る記憶装置のセンス動作を説明する図である。
比較例に係る記憶装置のセンス動作を説明する図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに限定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
【０００８】
本発明の各実施の形態において、可変抵抗素子１０１からスイッチング素子１０２に向かう方向を上（on）又は上方（above）という。逆に、スイッチング素子１０２から可変抵抗素子１０１に向かう方向を下（under）又は下方（below）という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、可変抵抗素子１０１とスイッチング素子１０２との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば可変抵抗素子１０１の上方のスイッチング素子１０２という表現は、上記のように可変抵抗素子１０１とスイッチング素子１０２との上下関係を説明しているに過ぎず、可変抵抗素子１０１とスイッチング素子１０２との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味する。ワード線ＷＬの上方のビット線ＢＬと表現する場合、平面視でワード線ＷＬとビット線ＢＬとが重ならない位置関係であってもよい。一方、ワード線ＷＬの鉛直上方のビット線ＢＬと表現する場合は、平面視でワード線ＷＬとビット線ＢＬとが重なる位置関係を意味する。
【０００９】
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
【００１０】
以下の説明において、「電圧」は２端子間の電位差を指すが、「電圧」が電圧ＶＳＳ又は接地電位を基準とした電位を指す場合もある。電圧ＶＳＳは、回路システムの中で基準となる電圧であり、例えば、０Ｖ又は接地電位である。
（【００１１】以降は省略されています）

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