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公開番号2024178186
公報種別公開特許公報(A)
公開日2024-12-24
出願番号2024146132,2023049721
出願日2024-08-28,2019-01-24
発明の名称深層学習人工ニューラルネットワークにおけるアナログニューラルメモリ用のデコーダ
出願人シリコンストーリッジテクノロージーインコーポレイテッド,SILICON STORAGE TECHNOLOGY, INC.
代理人弁理士法人英知国際特許商標事務所
主分類G11C 16/08 20060101AFI20241217BHJP(情報記憶)
要約【課題】人工ニューラルネットワークにおけるベクトルマトリクス乗算(VMM)アレイに使用するワード線ドライバ、ビット線デコーダ回路、電流電圧回路及びアナログニューロモーフィックメモリシステムを提供する。
【解決手段】VMMアレイにおいて、ワード線ドライバ2000は、複数の選択トランジスタ2002を有し、その各々は、第1の端子と、第2の端子と、ゲートと、を備え、各々のゲートは、共通の制御線2001に結合され、各々の第1の端子は、異なるワード線WL0～WL3、・・・に結合され、各々の第2の端子は、それぞれ1つ以上のバイアストランジスタ2003、2004に結合される。複数の選択トランジスタの各々に結合されたバイアストランジスタは、単一の選択トランジスタ又は選択トランジスタの全てにバイアス電圧を提供する。
【選択図】図20
特許請求の範囲【請求項１】
ベクトルマトリクス乗算アレイに結合されたビット線デコーダ回路であって、前記ベクトルマトリクス乗算アレイは、行及び列に編成された不揮発性メモリセルのアレイを備え、各列はビット線に接続され、前記ビット線デコーダ回路は、
プログラム及び検証動作中に個々のビット線を有効にするための第１の回路と、
読み出し動作中に全てのビット線を有効にするための第２の回路と、を備える、ビット線デコーダ回路。
続きを表示（約 850 文字）【請求項２】
前記第２の回路は、各ビット線に結合された、選択トランジスタと活性化関数回路と、を備える、請求項１に記載のビット線デコーダ回路。
【請求項３】
各選択トランジスタのゲートは、同じ制御線に結合される、請求項２に記載のビット線デコーダ回路。
【請求項４】
プログラム及び検証動作中、又は読み出し動作中に、負バイアスを各非選択メモリセルのワード線に与える、請求項１に記載のビット線デコーダ回路。
【請求項５】
前記不揮発性メモリセルの各々は、スプリットゲートフラッシュメモリセルである、請求項１に記載のビット線デコーダ回路。
【請求項６】
前記不揮発性メモリセルの各々は、積層ゲートフラッシュメモリセルである、請求項１に記載のビット線デコーダ回路。
【請求項７】
前記不揮発性メモリセルの各々は、サブ閾値領域で動作するように構成される、請求項１に記載のビット線デコーダ回路。
【請求項８】
前記不揮発性メモリセルの各々は、線形領域で動作するように構成される、請求項１に記載のビット線デコーダ回路。
【請求項９】
プログラム及び検証動作中、又は読み出し動作中に、負バイアスを各非選択ビット線デコーダのゲートに与える、請求項１に記載のビット線デコーダ回路。
【請求項１０】
ベクトルマトリクス乗算アレイに結合されたビット線デコーダ回路であって、前記ベクトルマトリクス乗算アレイは、行及び列に編成された不揮発性メモリセルのアレイを備え、各列はビット線に接続され、前記ビット線デコーダ回路は、
多重化回路であって、第１のモードで、前記多重化回路は、プログラム及び検証動作中に個々のビット線を有効にし、第２のモードで、前記多重化回路は、読み出し動作中に全てのビット線を有効にする、多重化回路、を備える、ビット線デコーダ回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（優先権の主張）
本出願は、２０１８年３月１４日出願の「ＤｅｃｏｄｅｒｓｆｏｒＡｎａｌｏｇＮｅｕｒｏｍｏｒｐｈｉｃＭｅｍｏｒｙｉｎＡｒｔｉｆｉｃｉａｌＮｅｕｒａｌＮｅｔｗｏｒｋ」と題された米国仮特許出願第６２／６４２，８８４号、及び、２０１８年５月２９日出願の「ＤｅｃｏｄｅｒｓＦｏｒＡｎａｌｏｇＮｅｕｒａｌＭｅｍｏｒｙＩｎＤｅｅｐＬｅａｒｎｉｎｇＡｒｔｉｆｉｃｉａｌＮｅｕｒａｌＮｅｔｗｏｒｋ」と題された米国特許出願第１５／９９１，８９０号に対する優先権を主張する。
続きを表示（約 2,100 文字）【０００２】
（発明の分野）
人工ニューラルネットワークにおけるベクトルマトリクス乗算（ＶＭＭ）アレイと共に使用するためのデコーダの多数の実施形態が開示される。
【背景技術】
【０００３】
人工ニューラルネットワークは、多数の入力に依存することができ、概ね未知である機能を推定する又は近似するために使用される生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を真似ている。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
【０００４】
図１は、人工ニューラルネットワークを図示しており、ここで円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいて調整され得る数値の重みを有する。これは、ニューラルネットワークが入力に適応できるようにし、学習できるようにする。典型的には、ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。それぞれのレベルでニューロンは、シナプスから受信されたデータに基づいて個々に又は合わせて決定を行う。
【０００５】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用ニューラルネットワークは、非常に多数のシナプスに頼り、ニューロン間の高い接続性、すなわち、非常に高度な計算的並行処理を可能にする。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専門化したグラフィック処理ユニットクラスタによって実現され得る。しかしながら、高コストに加え、これらのアプローチはまた、主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しない生物学的ネットワークに比べてあまり良くないエネルギー効率に悩まされている。ＣＭＯＳアナログ回路は、人工ニューラルネットワークに使用されてきたが、ほとんどのＣＭＯＳ実装シナプス（CMOS-implemented synapses）は、多数のニューロン及びシナプスを考えると嵩高すぎていた。
【０００６】
出願人は以前に、参照により組み込まれる米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された第１の複数のシナプス、及び第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは、複数のメモリセルを含み、メモリセルのそれぞれは、半導体基板内に形成された、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された非浮遊ゲートと、を含む。複数のメモリセルのそれぞれは、浮遊ゲートの多くの電子に対応する重み値を記憶するように構成される。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗じて第１の複数の出力を生成するように構成される。
【０００７】
アナログニューロモーフィックメモリシステムに使用される各不揮発性メモリセルは、消去され、浮遊ゲート内に非常に特異的かつ正確な量の電荷を保持するようにプログラムされなければならない。例えば、各浮動ゲートはＮ個の異なる値のうちの１つを保持しなければならず、ここで、Ｎは、各セルによって示され得る異なる重みの数である。Ｎの例としては、１６、３２、及び６４を含む。
【０００８】
従来技術のデコード回路（ビット線デコーダ、ワード線デコーダ、制御ゲートデコーダ、ソース線デコーダ、及び消去ゲートデコーダなど）は、アナログニューロモーフィックメモリシステムにおけるＶＭＭと共に使用するのに好適ではない。この理由の１つは、ＶＭＭシステムでは、プログラム及び検証動作の検証部分（読み出し動作である）が単一の選択メモリセルで動作する一方で、読み出し動作がアレイ内の全てのメモリセルで動作することである。
【０００９】
必要とされるものは、アナログニューロモーフィックメモリシステムにおいてＶＭＭと共に使用するのに好適な改良されたデコード回路である。
【発明の概要】
【００１０】
人工ニューラルネットワークにおけるベクトルマトリクス乗算（ＶＭＭ）アレイと共に使用するための多数の実施形態が開示される。
（【００１１】以降は省略されています）

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