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公開番号2025100958
公報種別公開特許公報(A)
公開日2025-07-04
出願番号2025036593,2024545213
出願日2025-03-07,2023-01-12
発明の名称メモリの信頼性のためのデータ破損追跡
出願人アップルインコーポレイテッド,Apple Inc.
代理人弁理士法人大塚国際特許事務所
主分類G11C 29/44 20060101AFI20250627BHJP(情報記憶)
要約【課題】メモリ回路におけるメモリ信頼性を改善する装置、方法及び非一時的コンピュータ可読媒体を提供する。
【解決手段】メモリコントローラ回路は、リンク誤り検出をサポートするインタフェースを介してメモリ回路と通信し、破損インジケータに基づいて、メモリ回路に、訂正不可能書き込みインタフェース誤りを検出させる第1のデータブロックのためのデータとパリティとの組合せを送信する。ロケーションの後続の読取りは、訂正不可能な誤り表示を生じさせる可能性があるが、メモリコントローラ回路が、メモリ回路またはメモリコントローラによるインジケータの追加の追跡を必要とすることなく、メモリ回路内の訂正不可能な誤りとして破損インジケータを伝搬する。
【選択図】図2
特許請求の範囲【請求項１】
装置であって、
１つ以上のエージェント回路と
メモリコントローラ回路とを備え、前記メモリコントローラ回路が、
インタフェースを介してメモリ回路と通信することであって、前記メモリ回路は、検出された訂正不可能な書き込みインタフェース誤りについて、ターゲットメモリロケーションへのデータとパリティとの組合せの書き込みを生じさせる前記インタフェースについての誤り検出をサポートし、前記組合せは、訂正可能でない誤りに対応する、メモリ回路と通信し、
第１のデータを前記メモリ回路内の第１のロケーションに書き込むための第１の要求を含む、要求側エージェント回路から前記メモリ回路にアクセスするための要求の間で調停し、
前記第１のデータが破損していると判定されたことを示す第１の破損インジケータを含む、データブロックについての破損インジケータを維持し、
前記メモリ回路に訂正不可能な書き込みインタフェース誤りを検出させる前記第１のデータブロックについてのデータとパリティとの組合せを、前記インタフェースを介して送信し、
前記第１の要求のための前記書き込みに続いて、前記メモリロケーションを読み取り、前記読み取りデータについて、前記メモリ回路からの訂正不可能な誤りの報告に応答して、前記読み取りデータのための破損インジケータを生成するように構成された、装置。
続きを表示（約 1,300 文字）【請求項２】
前記エージェント回路のうちの１つは、前記第１の破損インジケータを生成するように構成されている、請求項１に記載の装置。
【請求項３】
ハザードを解決するための１つ以上の要求をマージした後の破損インジケータの伝搬と、
書き込みキューからの書き込み－読出し転送動作に関する破損インジケータの伝搬と、
破損インジケータの強制訂正不可能書き込みインタフェース誤りへの変換を含む、複数の動作を通じて破損インジケータを維持するように構成されている、請求項１に記載の装置。
【請求項４】
前記複数の動作は、
メモリキャッシュコントローラ回路による前記メモリコントローラ回路への破損インジケータの通信と、
アドレスマスクに基づいて決定された破損インジケータの伝搬と、をさらに含む、請求項３に記載の装置。
【請求項５】
前記メモリコントローラ回路が、
正しくないデータが前記メモリ回路のメモリセルに依然として記憶されている前記メモリ回路によって示される訂正された誤りを検出し，
訂正された誤りを検出したことに応答して、内部読み出し、前記訂正可能な誤りの誤り訂正、および前記訂正されたデータの前記メモリ回路への書き込みを生じさせる、前記メモリ回路へのデマンドスクラブ書き込み動作を開始する、
ように構成されたデマンドスクラブ回路を含む、請求項１に記載の装置。
【請求項６】
前記書き込み動作は、前記訂正された誤りの検出されたＤＲＡＭアドレスへの完全にマスクされた部分書き込み動作である、請求項５に記載の装置。
【請求項７】
前記デマンドスクラブ回路は、１つ以上のソフトウェアアクセス可能レジスタに、
検出された訂正可能な誤りの数と、
成功したデマンドスクラブ書き込みの数と、を記録するように構成されている、請求項５に記載の装置。
【請求項８】
前記訂正された誤りの検出は、提供されたデータが誤りを有しないか、訂正可能な誤りを有するか、または訂正不可能な誤りを有するかを示す、前記メモリ回路によって報告される復号ステータスフラグに基づく、請求項５に記載の装置。
【請求項９】
前記メモリ回路は、リンク誤り訂正およびオンダイ誤り訂正の両方を実装する、請求項１に記載の装置。
【請求項１０】
前記メモリ回路をさらに含み、前記メモリ回路は、
書き込み動作の場合、
誤りのない書き込みデータのパリティ情報を確認し、
前記インタフェースに関連付けられた検出された訂正可能な誤りを訂正し、
読み取り動作の場合、
前記読み取りロケーションに関連付けられた検出された誤りを訂正し、
前記インタフェースを介して前記読み取りロケーションに関連付けられた検出された訂正不可能な誤りを報告するように構成された誤り回路を含む、請求項１に記載の装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は概して、コンピュータメモリの信頼性に関し、より詳細には、破損データの追跡およびデータ誤りの記録に関する。
続きを表示（約 950 文字）【背景技術】
【０００２】
メモリに記憶されたデータの信頼性は、様々なコンピューティングの文脈において重要である。データサーバの文脈では、例えば、冗長ストレージ／インタフェース、拡張ＥＣＣフィールドなどを使用して、種々のメモリ信頼性特徴を実装することができる。これらの技法は、例えば、電力消費および回路面積の考慮事項のために、非サーバの文脈では適切でないことがある。しかし、メモリの信頼性の向上は、これらの文脈でも依然として望ましい場合がある。データは、例えば、システムオンチップ内の様々な回路を通過でき、データがシステムを移動する際に破損したデータの状態を追跡するのは困難であり得る。さらに、メモリエラーおよびそれらのソースを効率的に追跡および記録することが困難な場合がある。
【図面の簡単な説明】
【０００３】
いくつかの実施形態による、例示的なメモリシステムを示す一般化したブロック図である。
【０００４】
いくつかの実施形態による、メモリ回路に書き込むときに訂正不可能な誤りを強制するように構成された例示的なメモリコントローラ回路を示すブロック図である。
【０００５】
いくつかの実施形態による、訂正可能な誤りを検出および訂正するように構成された例示的なメモリ回路要素を示すブロック図である。
【０００６】
いくつかの実施形態による、破損インジケータを伝搬し得るシステムの例示的な回路を示すブロック図である。
【０００７】
いくつかの実施形態による、デマンドスクラブ回路を含むメモリコントローラ回路を示すブロック図である。
【０００８】
いくつかの実施形態による、訂正不可能な誤りおよび訂正可能な誤りを追跡するように構成された例示的なメモリキャッシュコントローラを示すブロック図である。
【０００９】
いくつかの実施形態による、例示的な訂正不可能な誤りロガーデータ構造を示す一般化された図である。
【００１０】
いくつかの実施形態による、例示的な訂正可能な誤りデータ構造を示す一般化した図である。
（【００１１】以降は省略されています）

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