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公開番号2025099752
公報種別公開特許公報(A)
公開日2025-07-03
出願番号2023216657
出願日2023-12-22
発明の名称クロック同期型ダイナミック半導体記憶装置
出願人ユニサンティスエレクトロニクスシンガポールプライベートリミテッド,Unisantis Electronics Singapore Pte Ltd.
代理人個人,個人,個人,個人,個人,個人,個人,個人
主分類G11C 11/4091 20060101AFI20250626BHJP(情報記憶)
要約【課題】現行のSDRAMの動作仕様を満足する、フローティングボディに蓄積された電気量によってデータを記憶するメモリセルの最適な動作方法を提案する。
【解決手段】フローティングボディに蓄積された電気量によって2つの論理値を記憶するメモリセルを使用するクロック同期型ダイナミック型半導体記憶装置の、2つの論理値のメモリセルへの書き込みは、同時ではなく異なるコマンド又は異なるタイミングを契機に別々に行なわれる。2つの論理値のうち、一方の論理値のメモリセルへの書き込みは、メモリセルの選択状態を解除するコマンド又は解除するタイミングを契機に行われる。
【選択図】図4
特許請求の範囲【請求項１】
半導体基板上に、平面視において、直交する２方向に行列状にメモリセルを配置したメモリセルアレイを有するクロック同期型半導体記憶装置であって、
前記メモリセルアレイと前記クロック同期型半導体記憶装置の入出力端子との間に一時的にデータを記憶するデータレジスタを有し、
さらに、前記クロック同期型半導体記憶装置は、前記クロック同期型半導体記憶装置を動作させるための命令（コマンド）の集りである命令セットを有し、
前記命令セットは
前記メモリセルを選択状態にするアクティブコマンドと、
前記メモリセルの選択状態を解除するためのプリチャージコマンドと、
前記入出力端子からデータを入力するための書き込みコマンドと、
前記プリチャージコマンドによらず、前記メモリセルの選択状態を解除するための複数のオートプリチャージ付きコマンドを含み、
前記書き込みコマンドにより、前記クロック同期型半導体記憶装置の前記入出力端子から入力されるデータが、前記データレジスタに書き込まれ、
前記プリチャージコマンド、ないしは、前記複数のオートプリチャージ付きコマンドのいずれかを受け付けてから、前記メモリセルの選択状態が解除される間に、前記データレジスタに格納されているデータが、前記アクティブコマンドによって選択された前記メモリセルへ書き込まれる
ことを特徴とするクロック同期型半導体記憶装置。
続きを表示（約 1,800 文字）【請求項２】
前記命令セットは、
前記入出力端子からデータを出力するための読み出しコマンドと、前記入出力端子からのデータ入力と前記データ入力を完了してから前記メモリセルの選択状態を解除するためのオートプリチャージ付き書き込みコマンドと、前記入出力端子からデータ出力と前記データ出力を開始してから前記メモリセルの選択状態を解除するためのオートプリチャージ付き読み出しコマンドを有し、
前記書き込みコマンドにより、前記入出力端子から入力されるデータは前記データレジスタに書き込まれ、
前記プリチャージコマンドを受け付け後、ないしは、前記オートプリチャージ付き読み出しコマンドを受け付けてから第１の時間経過後、ないしは、前記オートプリチャージ付き書き込みコマンドを受け付けてから前記第１の時間と異なる第２の時間経過後に、前記データレジスタに格納されているデータを、前記アクティブコマンドによって選択された前記メモリセルに書き込みを行う動作が開始される
ことを特徴とする請求項１記載のクロック同期型半導体記憶装置。
【請求項３】
前記データレジスタは、前記メモリセルアレイに隣接して配設され、前記データレジスタの数は、前記アクティブコマンドによって選択されるメモリセルの数と同数である
ことを特徴とする請求項１記載のクロック同期型半導体記憶装置。
【請求項４】
（図３０、図４２）
前記データレジスタは、前記メモリセルアレイに隣接して配設され、前記データレジスタの数は、前記データレジスタに隣接して配設される前記メモリセルアレイ内で前記アクティブコマンドによって選択されるメモリセルの数と同数である
ことを特徴とする請求項１記載のクロック同期型半導体記憶装置。
【請求項５】
前記メモリセルは記憶ノードの役目をするフローティングボディの少なくとも一部が電流経路となるＭＯＳ型電界効果トランジスタを有する構造である
ことを特徴とする請求項１記載のクロック同期型半導体記憶装置。
【請求項６】
前記メモリセルに記憶できるデータは論理レベルとして２値であり、
前記アクティブコマンドにより、選択された前記メモリセルに記憶されていたデータが前記データレジスタに書き込まれた後、前記２値論理のうちの一方の論理のデータの書き込み動作が、前記選択された全てのメモリセルに対して行われる
ことを特徴とする請求項１記載のクロック同期型半導体記憶装置。
【請求項７】
前記メモリセルに記憶できるデータは論理レベルとして２値であり、
前記２値のうちの一方の論理のデータを前記選択された全てのメモリセルに対して書き込みを行う制御信号とは異なる信号によって、前記データレジスタに格納されているデータが、前記アクティブコマンドによって選択された前記メモリセルへ書き込まれる
ことを特徴とする請求項６記載のクロック同期型半導体記憶装置。
【請求項８】
前記入出力端子を介してデータを入力する動作、または、前記入出力端子を介してデータを出力する動作と、
前記２値のうちの一方の論理のデータの書き込みを前記選択された全てのメモリセルに対して行う動作が独立して並行して行われる
ことを特徴とする請求項６記載のクロック同期型半導体記憶装置。
【請求項９】
前記書き込みコマンドの受け付け、ないしは、前記オートプリチャージ付き書き込みコマンドを受け付けることにより、前記２値論理のうちの一方の論理のデータの書き込み動作が、前記選択された全てのメモリセルに対して行われる
ことを特徴とする請求項６記載のクロック同期型半導体記憶装置。
【請求項１０】
前記アクティブコマンドを受け付けてから、前記書き込みコマンド、ないしは、前記オートプリチャージ付き書き込みコマンドのいずれかのコマンドを最初に受け付けた場合にのみ、前記書き込みコマンド、ないしは、前記オートプリチャージ付き書き込みコマンドにより、前記２値のうちの一方の論理のデータの書き込み動作が、前記選択された全てのメモリセルに対して行われる
ことを特徴とする請求項９記載のクロック同期型半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、ダブルデータレート（以降、ＤＤＲと記載）クロック同期型ダイナミック半導体記憶装置とローパワーダブルデータレート（以降、ＬＰＤＤＲと記載）クロック同期型ダイナミック半導体記憶装置の仕様に準拠し、フローティングボディに電荷を蓄積し、それらの電気量によって、記憶するデータを区別するメモリセルを使用するクロック同期型ダイナミック半導体記憶装置（以降、ＳＤＲＡＭと記載）に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
記憶装置として広く用いられているものにダイナミック型半導体記憶装置（以降、ＤＲＡＭと記載）があり、近年は、データ入出力の高速化のために、クロック同期型となっている。
【０００３】
現行のＤＲＡＭのメモリセルは、１つのＭＯＳ型電界効果トランジスタ（以降、ＭＯＳトランジスタと記載）と１つのキャパシタにより構成されているが、高密度化と大容量化により、前記メモリセルの専有面積は小さくなってきている。一方、メモリセルとしての機能を満たすためには、専有面積が小さくなっているにも係わらず、キャパシタの容量を一定に保つか、キャパシタの容量の減少の割合を前記メモリセルの専有面積減少の割合よりも小さくする必要がある。そのため、メモリセルの構造としては、３次元構造をなして、つまり、シリコン基板表面上にある前記ＭＯＳトランジスタの、シリコン基板に対して上方に、前記キャパシタを筒状構造にして配設、さらに前記キャパシタの高アスペクト化がすすんでいる。すなわち、筒状構造のキャパシタの筒の長さが直径に比べて大きくなるとともに、筒の直径が小さくなってきている。キャパシタの筒の直径は、２つのキャパシタの電極の厚みと前記、電極間の絶縁膜の厚みで決定されるため、前記キャパシタの筒の直径を小さくしようとすると、キャパシタの加工や絶縁膜形成等の製造技術に対し困難度が増すとともに、物理的な限界に達しようとしている。
【０００４】
そのため、１つのＭＯＳトランジスタと１つのキャパシタからなるメモリセルを半導体基板と平行になるように配設し、さらにそれを積層にする事により、大容量化するという提案がなされている（特許文献１、特許文献２）。現状の筒状のキャパシタが半導体基板に対して垂直に延伸した構造のメモリセルを積層するよりは製造工程が少なくなるが、製造工程がより複雑化する事になるのは明白である。
【０００５】
上記の理由により、製造工程が複雑化する主要因となるキャパシタを有しない、１つのＭＯＳトランジスタで構成されたメモリセル（特許文献３、特許文献４、非特許文献１～非特許文献５を参照）が提案され続けている。１つのＭＯＳトランジスタと１つのキャパシタからなるメモリセルにおいて、キャパシタに蓄える電荷によって、論理記憶データ“１”ないしは“０”を記憶するが、それに対して、１つのＭＯＳトランジスタで構成されたメモリセルにおいては、フローティングボディに蓄える電荷によって、論理記憶データ“１”ないしは“０”を記憶する。例えば、図９０に示すように、ＮチャネルＭＯＳトランジスタのソース、ドレイン間に電流を流すことにより、チャネル内にインパクトイオン化現象で電子群・正孔群を発生させ、それらのうち正孔群をデータ記憶用のフローティングボディ内に保持させる事によって論理記憶データ“１”の書き込みを行い、図９２（Ａ）に示すように、フローティングボディ内から正孔群を除去して論理記憶データ“０”の書き込みを行う。図９２（Ｂ）に示すバンドダイアグラムのように、フローティングボディとソースないしはドレインで形成されるＰＮ接合が順バイアスとなるようにして、フローティングボディ内から正孔群を除去する。図９２（Ａ）、図９２（Ｂ）では、フローティングボディとソースないしはドレインで形成されるＰＮ接合の両者が順バイアスとなっているが、一方のみでもかまわない。ちなみに“０”書き込みの場合、熱的安定状態より電子群が過剰に注入された状態になる場合もある。
【０００６】
フローティングボディの電気量によりフローティングボディの電位が変化し、つまり、ＭＯＳトランジスタのバックゲートのバイアス状態が変化する事によって、しきい値が変化するので、図８９に示すように、ＮチャネルＭＯＳトランジスタを用いた場合、フローティングボディ内に正孔が蓄積した“１”書き込み状態の場合と、フローティングボディ内から正孔群が除去された“０”書き込み状態の場合とでは、しきい値に差がつく。そのため、ゲート電位を一定にした場合、“１”書き込み状態と“０”書き込み状態では、ドレインからソースに流れる電流が異なり、前記、電流量の違いにより、メモリセルに書き込まれたデータを弁別する。
【０００７】
インパクトイオン化現象とは異なる書き込み方式が提案されている。非特許文献５においては、論理記憶データ“１”書き込みをインパクトイオン化現象ではなく、ＢＴＢＴ（ＢａｎｄｔｏＢａｎｄＴｕｎｎｅｌｉｎｇ）現象（ＧＩＤＬ（ＧａｔｅＩｎｄｕｃｅｄＤｒａｉｎＬｅａｋａｇｅ）現象と呼ばれる場合がある）を使用し、正孔群をデータ記憶用のフローティングボディ内に蓄積させる方法が提案されている。すなわち、図９１（Ａ）に示すようにＮチャネルＭＯＳトランジスタを使用した場合、フローティングボディの多数キャリアがゲート側に蓄積されるようなバイアス条件にし、なおかつ、ドレインとフローティングボディで形成されるＰＮ接合が逆バイアスになるような電圧をドレインに印加すると、図９１（Ｂ）、図９１（Ｃ）に示すように、ドレインとフローティングボディ間の高電場により、フローティングボディの価電子帯の電子がドレインの伝導帯へ流れ去る事により、フローティングボディに正孔群が蓄積される。
非特許文献５においても、論理記憶データ“０”書き込みは、フローティングボディとドレインで形成されるＰＮ接合を順バイアスとして、フローティングボディ内から正孔群を排出する。
【０００８】
非特許文献５のＴＡＢＬＥＩＩＩに示されるバイアス条件では、“０”書き込みと“１”書き込みではビット線に印加するドレイン電圧だけではなく、ワード線に印加するゲート電圧が異なる。
つまり、“０”書き込みではフローティングボディとドレインで形成されるＰＮ接合が順バイアス状態であるのに対して、“１”書き込みではＰＮ接合が逆バイアス状態となっており、フローティングボディの電位をフローティングボディとゲートとの容量結合を利用してゲート電位を制御しようとし、かつ、メモリセルを駆動する周辺回路のトランジスタの耐圧から、ゲート電位を変えざるを得ない事となる。ＮチャネルＭＯＳトランジスタを用いた場合、ゲート電位は、“０”書き込みには“１”書き込みより高電位を使用する事になり、“１”書き込みには“０”書き込みより低電位を使用する事となる。
【０００９】
一般的に半導体記憶装置では、高集積化、高密度化を図るため、図２、図３０に示すように複数のメモリセルを平面上に配置（メモリセルアレイ）し、平面上に配置した端部に駆動回路を設け、いわゆるロウアドレスで選択されて駆動されるワード線駆動回路と、カラムアドレスで選択されて駆動されるビット線の交点のメモリセルが選択されて、読み出し、ないしは書き込みが行われる。現行の大容量の半導体記憶装置においては、複数のメモリセルに対して、同時に読み出し、書き込みが行われる。ＣＰＵ（中央演算処理装置）と半導体記憶装置の読み出し、書き込みに要する時間の差が格段に広がってきているため、同時に読み出し、書き込みが行われるメモリセル数は増加傾向にある。ビット線にデータを反映させる事が一般的であるため、動作時に動作させるセル数と同数の複数のビット線を選択するのに対し、ワード線は１本選択されるのみである。また、一般的に同時に書き込みが行われるセルのデータがすべて一致することはない。したがって、書き込みデータに応じてビット線とワード線の電圧の両者が共に異なるという事は、“０”書き込みと“１”書き込みを同時に行う事ができず、別のタイミングで行う必要がある。一般的な半導体記憶装置のメモリセルへの書き込みは、複数のメモリセルに対して行われ、“０”のデータと“１”のデータが混在する。したがって、同一のワード線に対して複数のメモリセルに書き込む場合、“０”書き込み用にワード線電位を設定して“０”書き込みを行った後、“１”書き込み用のワード線電位に設定する必要がある。
【００１０】
１つのメモリセルアレイに対して１つのメモリセルしか選択できないようにすれば上記の問題は発生しないが、同時に書き込みを行うメモリセルの数だけメモリセルアレイを動作させることが必要となり、消費電力の増大を招く。さらには、同時に書き込みを行うメモリセルの数だけメモリセルアレイとメモリセルアレイ端部にビット線駆動回路、ワード線駆動回路を配設する事になり、チップ面積の増大を招き、コスト高となる。
（【００１１】以降は省略されています）

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