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公開番号2025102761
公報種別公開特許公報(A)
公開日2025-07-08
出願番号2025031044,2023111962
出願日2025-02-28,2019-11-17
発明の名称深層学習人工ニューラルネットワークにおけるアナログニューラルメモリ用のデコードシステム及び物理レイアウト
出願人シリコンストーリッジテクノロージーインコーポレイテッド,SILICON STORAGE TECHNOLOGY, INC.
代理人弁理士法人英知国際特許商標事務所
主分類G11C 11/54 20060101AFI20250701BHJP(情報記憶)
要約【課題】アナログニューラルシステムにおける不揮発性フラッシュメモリアレイのためのワード線デコーダ、制御ゲートデコーダ、ビット線デコーダ、低電圧行デコーダ及び高電圧行デコーダ並びに様々な種類の物理レイアウト設計を提供する。
【解決手段】組み合わせたワード線及び制御ゲートデコーダ4100は、PMOSトランジスタ4102、NMOSトランジスタ4103、行アドレス信号4104、垂直入力ワード線4105及びVMMアレイのワード線に結合する水平ワード出力線4106、インバータ4107、スイッチ4108及び4112並びに絶縁トランジスタ4109を含み、制御ゲート入力4110 CGIN0を受け取り、制御ゲート線4111 CG0を出力する。ワード線出力4106 WL0及び制御ゲート出力CG0 4111は、NANDゲート4101を制御するデコード論理によって、同時に選択又は選択解除される。
【選択図】図41
特許請求の範囲【請求項１】
アナログニューラルメモリシステムであって、
行及び列に編成された不揮発性メモリセルのアレイを含むベクトル行列乗算アレイであって、各メモリセルはビット線端子と、ソース線端子と、ワード線端子と、を含む、ベクトル行列乗算アレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、メモリセルの列の前記ビット線端子に結合されている、複数のビット線と、
複数のワード線であって、前記複数のワード線のそれぞれは、メモリセルの行の前記ワード線端子に結合されている、複数のワード線と、
複数のソース線であって、前記複数のソース線のそれぞれは、メモリセルの１つ以上の行の前記ソース線端子に結合されている、複数のソース線と、を備え、
前記複数のワード線は、前記複数のビット線に平行であり、かつ前記複数のソース線に垂直である、アナログニューラルメモリシステム。
続きを表示（約 1,500 文字）【請求項２】
前記不揮発性メモリセルは、スプリットゲートフラッシュメモリセルである、請求項１に記載のシステム。
【請求項３】
前記不揮発性メモリセルは、積層ゲートフラッシュメモリセルである、請求項１に記載のシステム。
【請求項４】
アナログニューラルメモリシステムであって、
行及び列に編成された不揮発性メモリセルのアレイを含むベクトル行列乗算アレイであって、各メモリセルはビット線端子と、制御ゲート端子と、ワード線端子と、を含む、ベクトル行列乗算アレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、メモリセルの列の前記ビット線端子に結合されている、複数のビット線と、
複数の制御ゲート線であって、前記複数の制御ゲート線のそれぞれは、メモリセルの行の前記制御ゲート端子に結合されている、複数の制御ゲート線と、
複数のワード線であって、前記複数のワード線のそれぞれは、メモリセルの行の前記ワード線端子に結合されている、複数のワード線と、
前記複数の制御ゲート線は、前記複数のビット線に平行であり、かつ前記複数のワード線に垂直である、アナログニューラルメモリシステム。
【請求項５】
前記不揮発性メモリセルは、スプリットゲートフラッシュメモリセルである、請求項４に記載のシステム。
【請求項６】
前記不揮発性メモリセルは、積層ゲートフラッシュメモリセルである、請求項４に記載のシステム。
【請求項７】
アナログニューラルメモリシステムであって、
複数のベクトル行列乗算アレイであって、各アレイは、行及び列に編成された不揮発性メモリセルを含む、複数のベクトル行列乗算アレイと、
複数の低電圧行デコーダであって、各低電圧行デコーダは、前記複数のベクトル行列乗算アレイのうちの１つのための行デコーダ機能を提供する、複数の低電圧行デコーダと、
複数のグローバル高電圧行デコーダであって、各グローバル高電圧行デコーダは、前記複数のベクトル行列乗算アレイのうちの２つによって共有され、高電圧信号を前記複数の低電圧行デコーダのうちの２つに提供する、複数のグローバル高電圧行デコーダと、を備える、アナログニューラルメモリシステム。
【請求項８】
前記不揮発性メモリセルは、スプリットゲートフラッシュメモリセルである、請求項７に記載のシステム。
【請求項９】
前記不揮発性メモリセルは、積層ゲートフラッシュメモリセルである、請求項７に記載のシステム。
【請求項１０】
アナログニューラルメモリシステムであって、
行及び列に編成された不揮発性メモリセルのアレイを含むベクトル行列乗算アレイであって、各メモリセルは、制御ゲート端子と、ワード線端子と、を含む、ベクトル行列乗算アレイと、
複数のワード線であって、前記複数のワード線のそれぞれは、メモリセルの行の前記ワード線端子に結合されている、複数のワード線と、
複数の制御ゲート線であって、前記複数の制御ゲート線のそれぞれは、メモリセルの行の前記制御ゲート端子に結合されている、複数の制御ゲート線と、
複数のデコーダであって、各デコーダは、行デコーダ機能を提供するための前記複数のワード線、及び制御ゲートデコーダ機能を提供するための前記複数の制御ゲート線のうちの一方又は両方に選択的に結合されている、複数のデコーダと、を備える、アナログニューラルメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（優先権の主張）
本出願は、２０１９年４月２９日に出願された「ＤＥＣＯＤＩＮＧＳＹＳＴＥＭＡＮＤＰＨＹＳＩＣＡＬＬＡＹＯＵＴＦＯＲＡＮＡＬＯＧＮＥＵＲＡＬＭＥＭＯＲＹＩＮＤＥＥＰＬＥＡＲＮＩＮＧＡＲＴＩＦＩＣＩＡＬＮＥＵＲＡＬＮＥＴＷＯＲＫ」と題する米国特許仮出願第６２／８４０，３１８号、及び２０１９年７月３日に出願された「ＤＥＣＯＤＩＮＧＳＹＳＴＥＭＡＮＤＰＨＹＳＩＣＡＬＬＡＹＯＵＴＦＯＲＡＮＡＬＯＧＮＥＵＲＡＬＭＥＭＯＲＹＩＮＤＥＥＰＬＥＡＲＮＩＮＧＡＲＴＩＦＩＣＩＡＬＮＥＵＲＡＬＮＥＴＷＯＲＫ」と題する米国特許出願第１６／５０３，３５５号の優先権を主張する。
続きを表示（約 2,000 文字）【０００２】
（発明の分野）
不揮発性メモリセルを利用するアナログニューラルメモリシステムについて、改善されたデコードシステム及び物理レイアウトが開示される。
【背景技術】
【０００３】
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
【０００４】
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいて調整され得る数値の重みを有する。これにより、ニューラルネットワークは入力に適応し、学習可能になる。典型的には、ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。それぞれのレベルでニューロンは、シナプスから受信したデータに基づいて個々に又は合わせて決定を行う。
【０００５】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用ＧＰＵ（グラフィックプロセッシングユニット）クラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、必要な多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
【０００６】
出願人は以前に、参照により組み込まれる米国特許公開第２０１７／０３３７４６６号として公開された米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューラルメモリとして動作する。ニューラルネットワークデバイスは、第１の複数の入力を受信して、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された非浮遊ゲートと、を含む。複数のメモリセルのそれぞれは、浮遊ゲート上の多くの電子に対応する重み値を格納するように構成されている。複数のメモリセルは、第１の複数の入力に、格納された重み値を乗算して第１の複数の出力を生成するように構成される。
【０００７】
アナログニューラルメモリシステムに使用される各不揮発性メモリセルは、浮遊ゲートに非常に特異的かつ正確な量の電荷、すなわち電子の数、を保持するように消去され、プログラムされなければならない。例えば、各浮遊ゲートはＮ個の異なる値のうちの１つを保持しなければならず、ここで、Ｎは、各セルによって示され得る異なる重みの数である。Ｎの例としては、１６、３２、６４、１２８及び２５６が挙げられる。
【０００８】
ベクトル行列乗算（ＶＭＭ）システムにおける１つの課題は、消去、プログラミング、及び読み出し操作のために、特定のセル又はセル群、又は場合によってはセルのアレイ全体を選択する能力である。関連する課題は、機能性を失うことなく、半導体ダイ内の物理的空間の使用を改善することである。
【０００９】
必要とされるのは、不揮発性メモリセルを利用するアナログニューラルメモリシステムのための改善されたデコードシステム及び物理レイアウトである。
【発明の概要】
【００１０】
不揮発性メモリセルを利用するアナログニューラルメモリシステムについて、改善されたデコードシステム及び物理レイアウトが開示される。
（【００１１】以降は省略されています）

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