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公開番号2025102826
公報種別公開特許公報(A)
公開日2025-07-08
出願番号2025044702,2023539289
出願日2025-03-19,2021-03-30
発明の名称不揮発性メモリシステムにおいてシステムデータを記憶及び検索するための改良されたアーキテクチャ
出願人シリコンストーリッジテクノロージーインコーポレイテッド,SILICON STORAGE TECHNOLOGY, INC.
代理人弁理士法人英知国際特許商標事務所
主分類G11C 16/26 20060101AFI20250701BHJP(情報記憶)
要約【課題】不揮発性メモリシステムにおいてシステムデータを記憶及び検索するための改良されたアーキテクチャを提供する。
【解決手段】システムデータアーキテクチャにおいて、読み出し動作中、ワード線601及び603の両方が選択される。不揮発性メモリ(NVM)セル801及び802からの読み出し電流は、共通ビット線604において結合される。合計された電流は、その論理状態を判定するために、基準電流に対してセンス増幅器104によって検知される。
【選択図】図8
特許請求の範囲【請求項１】
不揮発性メモリシステムであって、
複数の行及び複数の列に配置された不揮発性メモリセルのアレイと、
読み出し動作中に、前記アレイの第１の列内の第１の不揮発性メモリセルから電流を受け取って、前記第１の不揮発性メモリセルに記憶された第１の値を示し、前記アレイの第２の列内の第２の不揮発性メモリセルから電流を受け取って、前記第２の不揮発性メモリセルに記憶された第２の値を示すように構成されたセンス増幅器と、
前記センス増幅器から、前記示された第１の値及び前記示された第２の値を受信し、前記示された第１の値及び前記示された第２の値に基づいてデータビット出力を生成するための論理回路と、を備える、不揮発性メモリシステム。
続きを表示（約 1,100 文字）【請求項２】
前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルは、前記アレイ内の同じ行にある、請求項１に記載の不揮発性メモリシステム。
【請求項３】
前記論理回路は、前記データビット出力を生成するために、前記第１の示された値及び前記第２の示された値に対してＡＮＤ演算を実行する、請求項２に記載の不揮発性メモリシステム。
【請求項４】
前記論理回路は、前記データビット出力を生成するために、前記第１の示された値及び前記第２の示された値に対してＯＲ演算を実行する、請求項２に記載の不揮発性メモリシステム。
【請求項５】
前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルは、前記アレイ内の異なる行にある、請求項１に記載の不揮発性メモリシステム。
【請求項６】
前記論理回路は、前記データビット出力を生成するために、前記第１の示された値及び前記第２の示された値に対してＡＮＤ演算を実行する、請求項５に記載の不揮発性メモリシステム。
【請求項７】
前記論理回路は、前記データビット出力を生成するために、前記第１の示された値及び前記第２の示された値に対してＯＲ演算を実行する、請求項５に記載の不揮発性メモリシステム。
【請求項８】
不揮発性メモリシステムであって、
複数の行及び複数の列に配置された不揮発性メモリセルのアレイと、
読み出し動作中に、前記アレイの選択された列内の第１の不揮発性メモリセル及び第２の不揮発性メモリセルから合成電流を受け取り、前記合成電流に基づく値を示すデータビット出力を生成するように構成されたセンス増幅器と、を備える、不揮発性メモリシステム。
【請求項９】
不揮発性メモリシステムであって、
複数の行及び複数の列に配置された不揮発性メモリセルのアレイであって、各行は、前記不揮発性メモリセルのワードと、前記ワードから計算された誤り訂正符号データと、を備える、不揮発性メモリセルのアレイと、
読み出し動作中に、前記アレイから電流を受け取り、ワード及び前記ワードの誤り訂正符号データを出力するように構成されたセンス増幅器と、
前記ワードの前記誤り訂正符号データを使用して前記ワード内の１つ以上の誤りを訂正するための誤り訂正符号エンジンと、を備える、不揮発性メモリシステム。
【請求項１０】
ワードの前記誤り訂正符号データは、ハミング符号を使用して生成される、請求項９に記載の不揮発性メモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（優先権の主張）
本出願は、２０２０年１２月２９日に出願された「ＡｒｃｈｉｔｅｃｔｕｒｅｓｆｏｒＳｔｏｒｉｎｇａｎｄＲｅｔｒｉｅｖｉｎｇＳｙｓｔｅｍＤａｔａｉｎａＮｏｎ－ＶｏｌａｔｉｌｅＭｅｍｏｒｙＳｙｓｔｅｍ」と題する米国特許仮出願第６３／１３１，６２４号、及び２０２１年３月１１日に出願された「ＡｒｃｈｉｔｅｃｔｕｒｅｓｆｏｒＳｔｏｒｉｎｇａｎｄＲｅｔｒｉｅｖｉｎｇＳｙｓｔｅｍＤａｔａｉｎａＮｏｎ－ＶｏｌａｔｉｌｅＭｅｍｏｒｙＳｙｓｔｅｍ」と題する米国特許出願第１７／１９９，３８３号の優先権を主張する。
続きを表示（約 2,700 文字）【０００２】
（発明の分野）
不揮発性メモリシステムにおいてシステムデータを記憶及び検索するための改良されたアーキテクチャの多数の実施形態が開示される。
【背景技術】
【０００３】
不揮発性メモリシステムは、先行技術において周知である。図１は、先行技術の不揮発性メモリシステム１００を示す。不揮発性メモリシステム１００は、アレイ１０１、行デコーダ１０２、列デコーダ１０３、及びセンス増幅器１０４を備える。アレイ１０１は、行及び列に配置された不揮発性メモリセルのアレイを備える。行デコーダ１０２は、アレイ１０１内の不揮発性メモリセルの各行に結合され、典型的には、受信された行アドレスに応答して、読み出し、消去、又はプログラム動作のために１つ以上の行を有効にする。列デコーダ１０３は、アレイ１０１内の不揮発性メモリセルの各列に結合され、典型的には、受信された列アドレスに応答して、読み出し、消去、又はプログラム動作のために１つ以上の列を有効にする。不揮発性メモリセルがフラッシュメモリセルである場合、行デコーダ１０２は、典型的には、セルの各行のワード線に結合され、列デコーダ１０３は、典型的には、セルの各列のビット線に結合される。センス増幅器１０４は、選択された１つ又は複数のセルに記憶された値を検知するために、読み出し動作中に使用される。
【０００４】
不揮発性メモリセルの様々な設計が先行技術において知られている。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４及びドレイン領域１６を含み、ソース領域１４とドレイン領域１６との間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設される、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線２４はドレイン領域１６に結合される。
【０００５】
メモリセル２１０は、基板領域１２に対してワード線端子２２に高い正電圧を加えることによって消去され（この場合、電子は浮遊ゲートから除去される）、これにより、浮遊ゲート２０上の電子は、ファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して、中間絶縁体を通って浮遊ゲート２０からワード線端子２２までトンネリングする。
【０００６】
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を加えることによってプログラムされる（電子が浮遊ゲートに供給される）。電子は、ドレイン領域１６からソース領域１４に向かって流れる。電子は、ワード線端子２２と浮遊ゲート２０との間のギャップの下のチャネル領域１８、及び浮遊ゲート２０の下のチャネル領域１８とを通って移動するときに加速され、加熱される。熱せられた電子の一部は、浮遊ゲート２０からの静電引力と、上記引力によって生じる酸化物エネルギー障壁の減少に起因して、ゲート酸化物を通って浮遊ゲート２０に注入されることになる。
【０００７】
メモリセル２１０は、ソース領域１４に対して、正の読み出し電圧をドレイン領域１６及びワード線端子２２に加える（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子が消去される）場合、浮遊ゲート２０の下のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を横切ってソース領域１４に流れ、これが、消去された状態、すなわち、「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）場合、浮遊ゲート２０の下のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を通ってソース領域１４に流れない（又はほとんど流れない）ことになり、これが、プログラムされた状態、すなわち、「０」の状態として検知される。
【０００８】
表１は、読み出し、消去、及びプログラム動作を実行するためにメモリセル２１０の端子に印加することができる典型的な電圧／電流範囲を示す。
表１：図３のフラッシュメモリセル２１０の動作
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【０００９】
他の種類のフラッシュメモリセルとして、他のスプリットゲート型メモリセル構成も知られている。例えば、図３は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を含む４ゲートメモリセル３１０を示す。この構成は、米国特許第７，８６８，３７５号に記載されており、当該特許は、参照により全ての目的のために本明細書に組み込まれる。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
【００１０】
表２は、読み出し、消去、及びプログラム動作を実行するためにメモリセル３１０の端子に印加することができる典型的な電圧／電流範囲を示す。
表２：図３のフラッシュメモリセル３１０の動作
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（【００１１】以降は省略されています）

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