特許ウォッチ

公開番号2025098040
公報種別公開特許公報(A)
公開日2025-07-01
出願番号2025032750,2023077362
出願日2025-03-03,2020-04-28
発明の名称メモリデバイスならびにそれの消去および検証方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類G11C 16/14 20060101AFI20250624BHJP(情報記憶)
要約【課題】偽エラー検証を回避するためにチャネル放電時間を増やすことができるメモリデバイスならびにそれの消去および検証方法を提供する。
【解決手段】メモリデバイスは、複数のメモリブロックと、制御回路とを含む。複数のメモリブロックのうちの選択されたメモリブロックは、上部選択ゲートと、下部選択ゲートと、複数のワード線と、共通ソース線と、Pウェルとを備える。制御回路は、消去および検証方法を実行し、この消去および検証方法は、消去段階の間に選択されたメモリブロックを消去するステップと、上部選択ゲートが検証段階の間にオンにされる前に、下部選択ゲートを維持期間の間にオンにされるように維持するステップとを含む。
【選択図】図7
特許請求の範囲【請求項１】
メモリデバイスであって、
複数のメモリブロックであって、前記複数のメモリブロックのうちの選択されたメモリブロックが、上部選択ゲート、下部選択ゲート、複数のワード線、共通ソース線、およびPウェルを備える、複数のメモリブロックと、
消去および検証方法を実行するように構成された制御回路であって、前記消去および検証方法が、
消去段階の間に前記選択されたメモリブロックを消去するステップと、
前記上部選択ゲートが検証段階の間にオンにされる前に、前記下部選択ゲートを維持期間の間にオンにされるように維持するステップと
を含む、制御回路と
を備える、メモリデバイス。
続きを表示（約 950 文字）【請求項２】
前記下部選択ゲートの電圧が、前記維持期間の間ターンオン電圧で維持される、請求項1に記載のメモリデバイス。
【請求項３】
前記維持期間が、前記Pウェルの電圧が下がるにつれて前記下部選択ゲートの電圧がターンオン電圧まで降下するときから、前記上部選択ゲートが前記検証段階の間にオンにされるまでである、請求項1に記載のメモリデバイス。
【請求項４】
前記維持期間が、前記検証段階内である、請求項1に記載のメモリデバイス。
【請求項５】
前記維持期間が、前記消去段階の始まりから、前記上部選択ゲートがオンにされるまでである、請求項1に記載のメモリデバイス。
【請求項６】
前記消去段階の間前記Pウェルが消去電圧を供給され、前記上部選択ゲートが浮遊状態であり、前記下部選択ゲートが、前記維持期間を除いて前記消去段階の間浮遊状態である、請求項1に記載のメモリデバイス。
【請求項７】
前記複数のワード線が、検証電圧を供給され、次いで前記上部選択ゲートおよび前記下部選択ゲートが、前記検証段階の間ターンオン電圧を供給される、請求項1に記載のメモリデバイス。
【請求項８】
前記検証段階中の検証が失敗である場合、別の消去段階および別の検証段階が行われる、請求項1に記載のメモリデバイス。
【請求項９】
検証が失敗した検証段階が、あらかじめ決められた回数行われた場合、エラーメッセージが生成される、請求項8に記載のメモリデバイス。
【請求項１０】
メモリデバイスのための消去および検証方法であって、前記メモリデバイスの複数のメモリブロックのうちの選択されたメモリブロックが、上部選択ゲートと、下部選択ゲートと、複数のワード線と、共通ソース線と、Pウェルとを備え、前記消去および検証方法が、
消去段階の間に前記選択されたメモリブロックを消去するステップと、
前記上部選択ゲートが検証段階の間にオンにされる前に、前記下部選択ゲートを維持期間の間にオンにされるように維持するステップと
を含む、消去および検証方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリデバイスならびにそれの消去および検証方法に関し、より詳細には、偽エラー検証を回避するためにチャネル放電時間を増やすことができるメモリデバイスならびにそれの消去および検証方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、医療用電子デバイス、モバイルコンピューティングデバイス、および非モバイルコンピューティングデバイスなどの様々な電子デバイスにおいて広く使用されている。不揮発性メモリは、情報が記憶され、保持されることを可能にする。不揮発性メモリの例には、フラッシュメモリ(たとえば、NAND型およびNOR型フラッシュメモリ)、ならびに電気的消去可能プログラマブル読取り専用メモリ(Electrically Erasable Programmable Read-Only Memory、EEPROM)が含まれる。
【０００３】
最近では、ビットコストスケーラブル(Bit Cost Scalable:BiCS)アーキテクチャと呼ばれることがある、3次元(3D)積層メモリ構造を使用する、超高密度ストレージデバイスが提案されている。たとえば、3D NAND積層フラッシュメモリデバイスは、交互になった導電層と誘電体層のアレイから形成され得る。多数のメモリ層を同時に定めるために、層にメモリホールがあけられる。次いで、メモリホールに適切な材料を充填することによって、NANDストリングが形成される。メモリセルの制御ゲートが、導電層によって設けられる。
【０００４】
各平面NANDメモリは、複数のワード線およびビット線によって接続されたメモリセルのアレイからなる。データは、ページごとに、平面NANDメモリにプログラムされ、またはこれから読み取られ、ブロックごとに、平面NANDメモリから消去され、すなわち、ブロックが、従来の消去動作の単位であり、ページが、従来のプログラミング動作の単位である。
【０００５】
既存の3次元(3D)NANDフラッシュ構造の場合、消去段階の後に、消去が成功であるか否かを検証するために、検証段階が必要とされる。しかしながら、3D NANDフラッシュでは、検証段階において偽エラーが生じる場合がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、偽エラー検証を回避するためにチャネル放電時間を増やすことができるメモリデバイスならびにそれの消去および検証方法を提供することが、本発明の目的である。
【課題を解決するための手段】
【０００７】
本発明は、メモリデバイスを開示する。このメモリデバイスは、複数のメモリブロックと、制御回路とを含む。複数のメモリブロックのうちの選択されたメモリブロックが、上部選択ゲートと、下部選択ゲートと、複数のワード線と、共通ソース線と、Pウェルとを備える。制御回路は、消去および検証方法を実行し、この消去および検証方法は、消去段階の間に選択されたメモリブロックを消去するステップと、上部選択ゲートが検証段階の間にオンにされる前に、下部選択ゲートを維持期間の間にオンにされるように維持するステップとを含む。
【０００８】
本発明は、メモリデバイスのための消去および検証方法を開示し、メモリデバイスの複数のメモリブロックのうちの選択されたメモリブロックが、上部選択ゲートと、下部選択ゲートと、複数のワード線と、共通ソース線と、Pウェルとを備える。消去および検証方法は、消去段階の間に選択されたメモリブロックを消去するステップと、上部選択ゲートが検証段階の間にオンにされる前に、下部選択ゲートを維持期間の間にオンにされるように維持するステップとを含む。
【０００９】
本発明のこれらの目的および他の目的は、様々な図および図面に示す好ましい実施形態の以下の詳細な説明を読めば、当業者には明らかとなるであろう。
【図面の簡単な説明】
【００１０】
本発明の一実施形態による1つのNANDストリングを示す上面図である。
本発明の一実施形態による1つのNANDストリングの等価回路を示す図である。
本発明の一実施形態によるメモリデバイスの例示的な構造を示す図である。
従来の消去および検証プロセスのタイミングチャートである。
本発明の一実施形態による消去および検証プロセスのタイミングチャートである。
従来の消去および検証プロセスならびに本発明の一実施形態による消去および検証プロセスのチャネル電位の概略図である。
本発明の他の実施形態による消去および検証プロセスのタイミングチャートである。
本発明の他の実施形態による消去および検証プロセスのタイミングチャートである。
本発明の一実施形態による消去および検証プロセスの概略図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許