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公開番号2024173280
公報種別公開特許公報(A)
公開日2024-12-12
出願番号2023091603
出願日2023-06-02
発明の名称RAM
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 29/02 20060101AFI20241205BHJP(情報記憶)
要約【課題】センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路の故障検出漏れを抑制することができるRAMを提供する。
【解決手段】RAM(10)は、互いに非同期の第1,2クロック信号の一方に基づく書き込み動作と、前記第1,2クロック信号の他方に基づく読み出し動作とが可能である。前記RAMは、テスト対象メモリセルを選択する第1選択部(171)と、リファレンスメモリセルを選択する第2選択部(172)と、前記リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第1電圧に対して電圧上昇させたリファレンス電圧を生成するリファレンス電圧生成部(173)と、前記テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第2電圧と前記リファレンス電圧とを比較する比較部(174)と、を備える。
【選択図】図6
特許請求の範囲【請求項１】
第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されたＲＡＭであって、
テスト対象メモリセルを選択するように構成された第１選択部と、
リファレンスメモリセルを選択するように構成された第２選択部と、
前記リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第１電圧に対して電圧上昇させたリファレンス電圧を生成するように構成されたリファレンス電圧生成部と、
前記テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第２電圧と前記リファレンス電圧とを比較するように構成された比較部と、
を備える、ＲＡＭ。
続きを表示（約 630 文字）【請求項２】
前記リファレンス電圧生成部は、抵抗素子である、請求項１に記載のＲＡＭ。
【請求項３】
前記テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方は、切り替え可能である、請求項１に記載のＲＡＭ。
【請求項４】
前記リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方は、切り替え可能である、請求項１に記載のＲＡＭ。
【請求項５】
テストモードにおいて、前記第１選択部と前記比較部とを電気的に接続し、非テストモードにおいて、前記第１選択部と前記比較部とを電気的に遮断するように構成された第１スイッチを備える、請求項１に記載のＲＡＭ。
【請求項６】
テストモードにおいて、前記第２選択部と前記リファレンス電圧生成部及び前記比較部とを電気的に接続し、非テストモードにおいて、前記第２選択部と前記リファレンス電圧生成部及び比較部とを電気的に遮断するように構成された第２スイッチを備える、請求項１に記載のＲＡＭ。
【請求項７】
前記テスト対象メモリセル及び前記リファレンスメモリセルを含むメモリセル群を挟んで、書き込みデータを入力し読み出しデータを出力するように構成された入出力部とは反対側に、前記第１選択部、前記第２選択部、前記リファレンス電圧生成部、及び前記比較部が配置される、請求項１～６のいずれか一項に記載のＲＡＭ。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、ＲＡＭ（Random Access Memory）に関し、より詳細にはデュアルポートＲＡＭ及び２port ＲＡＭを含むマルチポートＲＡＭに関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
特許文献１で開示されているＲＡＭは、第１メモリセルからのデータ読み出しと、第２メモリセルへのデータ書き込みを、同時又はほぼ同時に行うことができる。このようなＲＡＭは、データの処理を高速に行うことができる。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２００７／０１８０４３号（段落０００２）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１で開示されているＲＡＭにおいて、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路が故障すると、センスアンプで出力論理の判別が可能な電圧レベル（基準値）にまでビット線をディスチャージできなくなる。このため、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路の故障は、メモリセルに記憶されているデータの値が誤って読み出される要因になる。
【０００５】
しかしながら、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路の故障は、センスアンプの差動対トランジスタのばらつきによって出荷前の検査で検出できないおそれがある。つまり、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路が故障しているＲＡＭが市場に流出してしまうおそれがある。
【課題を解決するための手段】
【０００６】
本明細書中に開示されているＲＡＭは、第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されている。前記ＲＡＭは、テスト対象メモリセルを選択するように構成された第１選択部と、リファレンスメモリセルを選択するように構成された第２選択部と、前記リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第１電圧に対して電圧上昇させたリファレンス電圧を生成するように構成されたリファレンス電圧生成部と、前記テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第２電圧と前記リファレンス電圧とを比較するように構成された比較部と、を備える。
【発明の効果】
【０００７】
本明細書中に開示されているＲＡＭによれば、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路の故障検出漏れを抑制することができる。
【図面の簡単な説明】
【０００８】
図１は、２port ＲＡＭの一部を示す図である。
図２は、２port ＲＡＭの各部電圧波形を示すタイミングチャートである（正常動作時）。
図３は、電圧ΔＶの確率密度関数を示す図である。
図４は、２port ＲＡＭの各部電圧波形を示すタイミングチャートである（センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路故障時）。
図５は、実施形態に係る２port ＲＡＭを示すブロック図である。
図６は、実施形態に係る２port ＲＡＭの一部を示す図である。
図７は、ターゲット列セレクタの一構成例を示す図である。
図８は、アドレスと選択されるビット線との関係を示す図である。
図９は、選択信号と選択されるビット線との関係を示す図である。
図１０は、リファレンス列セレクタの一構成例を示す図である。
図１１は、アドレスと選択されるビット線との関係を示す図である。
図１２は、テスト信号及び選択信号とモードとの関係を示す図である。
【発明を実施するための形態】
【０００９】
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
【００１０】
＜２port ＲＡＭの読み出し動作＞
図１及び図２は、２port ＲＡＭの読み出し動作について説明するための図である。
（【００１１】以降は省略されています）

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