特許ウォッチ

公開番号2024177197
公報種別公開特許公報(A)
公開日2024-12-19
出願番号2024162346,2024126050
出願日2024-09-19,2009-09-25
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G11C 19/28 20060101AFI20241212BHJP(情報記憶)
要約【課題】狭額縁化が可能であり、表示特性に優れた表示装置を提供する。
【解決手段】スイッチ部またはバッファ部と、論理回路部と、画素部と、を有する表示装
置において、画素部は、第1の逆スタガ型薄膜トランジスタと、第1の逆スタガ型薄膜ト
ランジスタの配線に接続する画素電極と、を有し、スイッチ部またはバッファ部は、第1
の絶縁層、半導体層、及び第2の絶縁層を挟む第1のゲート電極及び第2のゲート電極を
有する第2の逆スタガ型薄膜トランジスタを有し、論理回路部は、第3の逆スタガ型薄膜
トランジスタ及び第4の逆スタガ型薄膜トランジスタにより構成されるインバータ回路を
有し、第1の逆スタガ型薄膜トランジスタ乃至第4の逆スタガ型薄膜トランジスタは、同
じ極性とする。インバータ回路はEDMOS回路である。
【選択図】図7
特許請求の範囲【請求項１】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、出力信号線と常に導通し、
前記第１のトランジスタのソース電極又はドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記出力信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、第１の電源線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、第２の電源線と常に導通し、
前記第３のトランジスタのゲート電極は、第１の信号線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、
前記第５のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の他方は、前記第２の電源線と常に導通し、
前記第２の電源線が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第２の電源線の電位が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第５のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第１のトランジスタがオフする電位及び前記第６のトランジスタがオフする電位が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第２のトランジスタのゲート電極としての機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第６のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第７のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、を有する第２の導電層を介して、前記第５のトランジスタのゲート電極としての機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第２の導電層は、前記第６のトランジスタのゲート電極として機能する領域を有する第５の導電層と交差する領域を有し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、同じ方向に沿った方向である、半導体装置。
続きを表示（約 8,600 文字）【請求項２】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、出力信号線と常に導通し、
前記第１のトランジスタのソース電極又はドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記出力信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、第１の電源線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、第２の電源線と常に導通し、
前記第３のトランジスタのゲート電極は、第１の信号線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、
前記第５のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の他方は、前記第２の電源線と常に導通し、
前記第２の電源線が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第２の電源線の電位が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第５のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第１のトランジスタがオフする電位及び前記第６のトランジスタがオフする電位が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第２のトランジスタのゲート電極としての機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第６のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第７のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、を有する第２の導電層を介して、前記第５のトランジスタのゲート電極としての機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、第１の方向に延伸する領域において、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第２の導電層は、前記第１の方向に延伸する領域において、前記第６のトランジスタのゲート電極として機能する領域を有する第５の導電層と交差する領域を有し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、前記第１の方向に沿った方向である、半導体装置。
【請求項３】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、出力信号線と常に導通し、
前記第１のトランジスタのソース電極又はドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記出力信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、第１の電源線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、第２の電源線と常に導通し、
前記第３のトランジスタのゲート電極は、第１の信号線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、
前記第５のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の他方は、前記第２の電源線と常に導通し、
前記第２の電源線が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第２の電源線の電位が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第５のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第１のトランジスタがオフする電位及び前記第６のトランジスタがオフする電位が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第２のトランジスタのゲート電極としての機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第６のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第７のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、を有する第２の導電層を介して、前記第５のトランジスタのゲート電極としての機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第２の導電層は、前記第６のトランジスタのゲート電極として機能する領域を有する第５の導電層と交差する領域を有し、
前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有する第６の導電層は、前記第４の導電層と同層に設けられた第７の導電層を介して、前記第２の電源線として機能する領域を有しかつ前記第６の導電層と同層に設けられた第８の導電層と常に導通し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、同じ方向に沿った方向である、半導体装置。
【請求項４】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、出力信号線と常に導通し、
前記第１のトランジスタのソース電極又はドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記出力信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、第１の電源線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、第２の電源線と常に導通し、
前記第３のトランジスタのゲート電極は、第１の信号線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、
前記第５のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の他方は、前記第２の電源線と常に導通し、
前記第２の電源線が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第２の電源線の電位が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第５のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第１のトランジスタがオフする電位及び前記第６のトランジスタがオフする電位が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第２のトランジスタのゲート電極としての機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第６のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第７のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、を有する第２の導電層を介して、前記第５のトランジスタのゲート電極としての機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、第１の方向に延伸する領域において、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第２の導電層は、前記第１の方向に延伸する領域において、前記第６のトランジスタのゲート電極として機能する領域を有する第５の導電層と交差する領域を有し、
前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有する第６の導電層は、前記第４の導電層と同層に設けられた第７の導電層を介して、前記第２の電源線として機能する領域を有しかつ前記第６の導電層と同層に設けられた第８の導電層と常に導通し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、前記第１の方向に沿った方向である、半導体装置。
【請求項５】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、出力信号線と常に導通し、
前記第１のトランジスタのソース電極又はドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記出力信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、第１の電源線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、第２の電源線と常に導通し、
前記第３のトランジスタのゲート電極は、第１の信号線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、
前記第５のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の他方は、前記第２の電源線と常に導通し、
前記第２の電源線が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第２の電源線の電位が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第５のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第１のトランジスタがオフする電位及び前記第６のトランジスタがオフする電位が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第２のトランジスタのゲート電極としての機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第６のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第７のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、を有する第２の導電層を介して、前記第５のトランジスタのゲート電極としての機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第２の導電層は、前記第６のトランジスタのゲート電極として機能する領域を有する第５の導電層と交差する領域を有し、
前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有する第６の導電層は、前記第４の導電層と同層に設けられた第７の導電層を介して、前記第２の電源線として機能する領域を有しかつ前記第６の導電層と同層に設けられた第８の導電層と常に導通し、
前記第７の導電層は、前記第６の導電層と同層に設けられた第９の導電層と交差する領域を有し、
平面視において、前記第９の導電層は、前記第７のトランジスタのチャネル形成領域を有する半導体層と前記第８の導電層との間に位置する領域を有し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、同じ方向に沿った方向である、半導体装置。
【請求項６】
第１乃至第７のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、出力信号線と常に導通し、
前記第１のトランジスタのソース電極又はドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記出力信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、第１の電源線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、第２の電源線と常に導通し、
前記第３のトランジスタのゲート電極は、第１の信号線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、
前記第５のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第１の電源線と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の他方は、前記第２の電源線と常に導通し、
前記第２の電源線が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第２の電源線の電位が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第５のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極と導通状態であるとき、前記第１のトランジスタがオフする電位及び前記第６のトランジスタがオフする電位が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第６のトランジスタのゲート電極に入力され、
前記第２のトランジスタのゲート電極としての機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第６のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、前記第７のトランジスタのソース電極又はドレイン電極の一方としての機能する領域と、を有する第２の導電層を介して、前記第５のトランジスタのゲート電極としての機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、第１の方向に延伸する領域において、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第２の導電層は、前記第１の方向に延伸する領域において、前記第６のトランジスタのゲート電極として機能する領域を有する第５の導電層と交差する領域を有し、
前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有する第６の導電層は、前記第４の導電層と同層に設けられた第７の導電層を介して、前記第２の電源線として機能する領域を有しかつ前記第６の導電層と同層に設けられた第８の導電層と常に導通し、
前記第７の導電層は、前記第６の導電層と同層に設けられた第９の導電層と交差する領域を有し、
平面視において、前記第９の導電層は、前記第７のトランジスタのチャネル形成領域を有する半導体層と前記第８の導電層との間に位置する領域を有し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、前記第１の方向に沿った方向である、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、駆動回路及び画素部に逆スタガ型薄膜トランジスタを有する表示装置に関する
。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層でチ
ャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用い
られる半導体層として、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを用いる
技術が開示されている。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置で
あり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【０００３】
また、表示装置のコスト削減のため、外付けの部品数を減らし、ゲートドライバーを、非
晶質シリコンまたは微結晶シリコンを用いた薄膜トランジスタで構成する表示装置がある
（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
特開２００５－０４９８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度
及びオン電流が低いといった問題がある。また、長期の使用により薄膜トランジスタが劣
化し、しきい値電圧がシフトしてしまい、オン電流が低下するという問題がある。非晶質
シリコン層でチャネル形成領域が形成される薄膜トランジスタでゲートドライバーのよう
な駆動回路を構成する場合は、チャネル形成領域の幅を広くし、薄膜トランジスタの面積
を大きくすることで、しきい値電圧のシフトによるオン電流の低下が生じても、十分なオ
ン電流を確保している。
【０００６】
または、駆動回路を構成する薄膜トランジスタの数を増やして、各薄膜トランジスタの動
作時間を短くすることで、薄膜トランジスタの劣化を低減して、十分なオン電流を確保し
ている。
【０００７】
このため、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタで駆動回
路を形成する表示装置において、駆動回路の占有面積が広く、表示装置の狭額縁化の妨げ
となり、表示領域である画素部の面積が小さくなってしまう。
【０００８】
一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シ
リコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が
高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
【０００９】
多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、上記二種類の薄
膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特
性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチン
グ用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することが
できる。
【００１０】
しかし、多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質
シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり
、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のた
めに必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネル
を効率よく生産することができないといった問題がある。
（【００１１】以降は省略されています）

関連特許