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公開番号2025021131
公報種別公開特許公報(A)
公開日2025-02-13
出願番号2023124869
出願日2023-07-31
発明の名称バッファ回路、半導体集積回路
出願人ローム株式会社
代理人個人,個人
主分類H03K 19/0175 20060101AFI20250205BHJP(基本電子回路)
要約【課題】振幅がV_DD/2より小さい信号を正確に受信可能なバッファ回路を提供する。
【解決手段】CMOSインバータ210は、受信信号S1を受ける。電流制限素子220は、CMOSインバータ210のPMOSトランジスタのソースと電源ラインの間に設けられる。シュミットトリガ回路230は、CMOSインバータ210の出力を受ける。補助回路240は、シュミットトリガ回路230の出力S4が受信信号S1のハイに対応するレベルをとるハイ入力状態においてイネーブル化され、CMOSインバータ210のPMOSトランジスタのソースに電流I₁を供給可能である。
【選択図】図1
特許請求の範囲【請求項１】
受信信号を受けるＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータと、
前記ＣＭＯＳインバータのＰ（P-channel）ＭＯＳトランジスタのソースと電源ラインの間に設けられる電流制限素子と、
前記ＣＭＯＳインバータの出力を受けるシュミットトリガ回路と、
前記シュミットトリガ回路の出力が前記受信信号のハイに対応するレベルをとるハイ入力状態においてイネーブル化され、前記ＣＭＯＳインバータの前記ＰＭＯＳトランジスタの前記ソースに電流を供給可能である補助回路と、
を備える、バッファ回路。
続きを表示（約 1,100 文字）【請求項２】
前記補助回路は、
前記ＰＭＯＳトランジスタの前記ソースと接地の間に直列に接続された、キャパシタと、前記ハイ入力状態においてオンとなる第１スイッチと、を含む、請求項１に記載のバッファ回路。
【請求項３】
前記補助回路は、前記シュミットトリガ回路の出力が前記受信信号のローに対応するレベルをとるロー入力状態において、前記キャパシタの両端間にプリチャージ電圧を印加可能に構成されたプリチャージ回路をさらに含む、請求項２に記載のバッファ回路。
【請求項４】
前記第１スイッチは、前記キャパシタより高電位側に設けられ、
前記プリチャージ回路は、前記ロー入力状態において、前記第１スイッチと前記キャパシタの接続ノードに、前記プリチャージ電圧を印加するように構成される、請求項３に記載のバッファ回路。
【請求項５】
前記第１スイッチは、前記キャパシタより高電位側に設けられ、
前記プリチャージ回路は、
前記プリチャージ電圧を発生する定電圧源と、
前記第１スイッチと前記キャパシタの接続ノードと、前記定電圧源の出力との間に接続され、前記ロー入力状態においてオンとなる第２スイッチと、
を含む、請求項３に記載のバッファ回路。
【請求項６】
前記定電圧源は、
第１電流源と、
前記第１電流源と接地の間に接続されたインピーダンス素子と、
を含み、前記第１電流源と前記インピーダンス素子の接続ノードの電圧を出力する、請求項５に記載のバッファ回路。
【請求項７】
前記インピーダンス素子は、前記ロー入力状態においてオンとなるＰ（N-channel）ＭＯＳトランジスタである第１トランジスタを含む、請求項６に記載のバッファ回路。
【請求項８】
前記第１スイッチは、前記キャパシタより低電位側に設けられ、
前記プリチャージ回路は、前記ロー入力状態において、前記キャパシタの両端間に前記プリチャージ電圧を印加するように構成される、請求項３に記載のバッファ回路。
【請求項９】
前記電流制限素子は、第２電流源を含む、請求項２から８のいずれかに記載のバッファ回路。
【請求項１０】
前記第２電流源は、
基準電流を生成する基準電流源と、
前記基準電流源と接続され、前記基準電流を折り返すカレントミラー回路と、
を含む、請求項９に記載のバッファ回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、二値信号を受信するバッファ回路に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
半導体集積回路（ＩＣ）は、相互に二値信号を送受信可能に構成される。受信側ＩＣの入力段には、バッファ回路が設けられる。バッファ回路には、ノイズ除去のためにヒステリシスが設定されるのが一般的である。
【０００３】
バッファ回路の初段を、通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータで構成すると、そのしきい値は、受信側ＩＣの電源電圧Ｖ
ＤＤ１
の１／２となり、振幅がＶ
ＤＤ１
／２より大きい信号を受信することができる。一方、送信側ＩＣが出力する送信信号の振幅は、送信側ＩＣの電源電圧Ｖ
ＤＤ２
に制限され、Ｖ
ＤＤ２
となる。したがって、Ｖ
ＤＤ２
＜Ｖ
ＤＤ１
／２であるシステムでは、受信側ＩＣのバッファ回路は、送信側ＩＣの出力信号を正しい入力信号で受信することができない。
【０００４】
Ｖ
ＤＤ２
＜Ｖ
ＤＤ１
／２であるシステムにおいては、バッファ回路の初段をＣＭＯＳインバータではなく、別の構成とする必要がある。
【先行技術文献】
【特許文献】
【０００５】
特開２００９－１２４５３７号公報
【０００６】
［概要］
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、振幅がＶ
ＤＤ
／２より小さい信号を正確に受信可能なバッファ回路の提供にある。
【０００７】
本開示のある態様のバッファ回路は、受信信号を受けるＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータと、ＣＭＯＳインバータのＰ（P-channel）ＭＯＳトランジスタのソースと電源ラインの間に設けられる電流制限素子と、ＣＭＯＳインバータの出力を受けるシュミットトリガ回路と、シュミットトリガ回路の出力が受信信号のハイに対応するレベルをとるハイ入力状態においてイネーブル化され、ＣＭＯＳインバータのＰＭＯＳトランジスタのソースに電流を供給可能である補助回路と、を備える。
【０００８】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【図面の簡単な説明】
【０００９】
図１は、実施形態に係るバッファ回路を備える半導体集積回路の回路図である。
図２は、実施例１に係るバッファ回路の回路図である。
図３は、図２のバッファ回路の構成例を示す回路図である。
図４は、比較技術に係るバッファ回路の回路図である。
図５は、図４のバッファ回路の動作波形図である。
図６は、図２のバッファ回路の動作波形図である。
図７は、実施例２に係るバッファ回路の回路図である。
図８は、実施例３に係るバッファ回路の回路図である。
図９は、図８のバッファ回路の構成例を示す回路図である。
図１０は、図９のバッファ回路の詳細な回路図である。
図１１は、変形例１に係るバッファ回路の回路図である。
図１２は、変形例２に係るバッファ回路の回路図である。
【００１０】
［詳細な説明］
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
（【００１１】以降は省略されています）

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