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公開番号2025078497
公報種別公開特許公報(A)
公開日2025-05-20
出願番号2023191110
出願日2023-11-08
発明の名称遂次比較型アナログデジタル変換回路
出願人ローム株式会社
代理人弁理士法人レクスト国際特許事務所
主分類H03M 1/38 20060101AFI20250513BHJP(基本電子回路)
要約【目的】占有面積の増大を抑えて、AD変換処理の変換周期を短くすることが可能な遂次比較型AD変換回路を提供することを目的とする。
【構成】本発明は、増幅回路を介して互いに直列に接続されている第1～第rの変換部を含み、第1～第rの変換部の各々は、互いに異なる静電容量を有し夫々の一端が単一ノードに接続されている複数のキャパシタと、入力電圧、第1及び第2の電圧のうちの1の電圧を選択してキャパシタ各々の他端に印加するスイッチ回路と、単一ノード上の電圧に対応した電圧と基準電圧との大きさを比較しその比較結果に基づき、デジタルデータ片におけるnビットを第1～第rのビット群に区分けした際の1のビット群に属する各ビットの値を出力するコンパレータと、スイッチ回路の選択制御を行う制御回路と、を含む。増幅回路は、複数のキャパシタの合成容量に対応した大きさの増幅率で前段の変換部の単一のノード上の電圧を増幅した入力電圧を次段の変換部に供給する。
【選択図】図1
特許請求の範囲【請求項１】
アナログの電圧をｎ（ｎは２以上の整数）ビットのデジタルデータ片に変換する逐次比較型のアナログデジタル変換回路であって、
増幅回路を介して互いに直列に接続されている第１～第ｒ（ｒは２以上の整数）の変換部を含み、
前記第１～第ｒの変換部の各々は、
互いに異なる静電容量を有し、夫々の一端が単一のノードに接続されている複数のキャパシタと、
入力電圧、所定の第１電圧、及び前記第１電圧より低い所定の第２電圧のうちの１の電圧を選択して、前記複数のキャパシタの各々の他端に印加するスイッチ回路と、
前記単一のノード上の電圧に対応した電圧と基準電圧との大きさを比較しその比較結果に基づき、前記デジタルデータ片における前記ｎビットを第１～第ｒのビット群に区分けした際の１のビット群に属する各ビットの値を出力するコンパレータと、
前記比較結果に基づき前記スイッチ回路の選択制御を行う制御回路と、を含み、
前記増幅回路は、前記複数のキャパシタの合成容量に対応した大きさの増幅率で前段の前記変換部の前記単一のノード上の電圧を増幅した電圧を、前記入力電圧として次段の前記変換部に供給することを特徴とするアナログデジタル変換回路。
続きを表示（約 1,200 文字）【請求項２】
前記複数のキャパシタの各々は２のべき乗で表される静電容量比に対応した静電容量を有し、
前記第１～第ｒの変換部のうちの１の変換部に含まれる前記複数のキャパシタにおける前記最小の静電容量及び前記最大の静電容量は、前記第１～第ｒの変換部のうちの前記１の変換部を除く他の変換部の各々に含まれる前記複数のキャパシタにおける前記最小の静電容量及び前記最大の静電容量と夫々同一であることを特徴とする請求項１に記載のアナログデジタル変換回路。
【請求項３】
前記増幅回路は、自身の反転入力端子及び出力端子間に帰還キャパシタが接続されており、自身の非反転入力端子で前記基準電圧を受けるオペアンプを含み、
前記オペアンプは、前記反転入力端子で前段の前記変換部の前記単一のノード上の電圧を受け当該電圧を、前記合成容量と前記帰還キャパシタの静電容量との比に基づく増幅率で増幅した電圧を前記入力電圧として次段の前記変換部に供給することを特徴とする請求項１又は２に記載のアナログデジタル変換回路。
【請求項４】
前記帰還キャパシタは、前記複数のキャパシタ各々の静電容量のうちの最小の静電容量の２倍の静電容量を有することを特徴とする請求項３に記載のアナログデジタル変換回路。
【請求項５】
アナログの電圧をｎ（ｎは２以上の整数）ビットのデジタルデータ片に変換する逐次比較型のアナログデジタル変換回路であって、
第１の増幅回路を介して互いに直列に接続されている第１の変換部及び第２の変換部を含み、
前記第１の変換部及び前記第２の変換部は、
互いに異なる静電容量を有し、夫々の一端が単一のノードに接続されている複数のキャパシタと、
入力電圧、所定の第１電圧、及び前記第１電圧より低い所定の第２電圧のうちの１の電圧を選択して、前記複数のキャパシタの各々の他端に印加するスイッチ回路と、
前記単一のノード上の電圧に対応した電圧と基準電圧との大きさを比較しその比較結果に基づき、前記デジタルデータ片における前記ｎビットを２つのビット群に区分けした際の１のビット群に属する各ビットの値を出力するコンパレータと、
前記比較結果に基づき前記スイッチ回路の選択制御を行う制御回路と、を含み、
前記第１の増幅回路は、前記複数のキャパシタの合成容量に対応した大きさの増幅率で前段の前記変換部の前記単一のノード上の電圧を増幅した電圧を、前記入力電圧として次段の前記変換部に供給することを特徴とするアナログデジタル変換回路。
【請求項６】
前記第２の変換部の前記単一のノード上の電圧を増幅した電圧を帰還電圧として出力する第２の増幅回路と、
前記アナログの電圧及び前記帰還電圧を交互に前記入力電圧として前記第２の変換部に供給する帰還入力切替スイッチと、を含むことを特徴とする請求項５に記載のアナログデジタル変換回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、アナログの入力電圧をデジタルデータに変換するアナログデジタル変換回路、特に遂次比較型のアナログデジタル変換回路に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
遂次比較型のアナログデジタル変換回路（以降、ＡＤ変換回路とも称する）は、デジタルデータの最上位ビットから最下位ビットに向けて１ビットずつ、そのビット桁の重み付けに対応した電圧と、アナログの入力電圧とを比較し、その比較結果に基づき、当該入力電圧に対応したｎ（ｎは２以上の整数）ビットのデジタルデータを得る。
【０００３】
また、このような遂次比較型のＡＤ変換回路として、夫々がデジタルデータの各ビット桁に対応した静電容量を有し且つ夫々の一端が共通接続されているｎ個のキャパシタと、当該一端の電圧と所定電圧とを比較するコンパレータと、含むものが提案されている（例えば、特許文献１の図２～図３）。この遂次比較型のＡＤ変換回路では、アナログの入力電圧に対応した電荷をｎ個のキャパシタに保持させる。そして、最上位ビットに対応したキャパシタから１つずつ順にそのキャパシタの他端に印加する電圧を切り替え、当該切替を行う度に得られたコンパレータの出力結果に基づき、デジタルデータにおける各ビットの論理レベルを１ビットずつ決定してゆく。
【先行技術文献】
【特許文献】
【０００４】
特開２００６－５１２８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に開示されているＡＤ変換回路では、例えば７ビットのデジタルデータを得るためには、キャパシタアレイとして、７ビットの各ビット桁に対応した、以下のような静電容量比からなる少なくとも７つのキャパシタが必要になる。
【０００６】
６４：３２：１６：８：４：２：１
つまり、静電容量が最小のキャパシタの静電容量を単位容量「１」とした場合、７ビット全体では「１２８」の静電容量が必要となる。
【０００７】
よって、特許文献１に開示のＡＤ変換回路では、ｎビットのデジタルデータを得るために、キャパシタアレイに用いるキャパシタの単位静電容量を「１」とした場合、合計２のｎ乗の静電容量が必要となり、ＡＤ変換回路の占有面積が大きくなるという問題があった。
【０００８】
また、特許文献１に開示のＡＤ変換回路では、アナログ入力電圧を受けてから、当該アナログ入力電圧に基づくｎビットの各ビットの論理レベルを、最上位ビットから最下位ビットに向けて１ビットずつ順に決定してゆき、ｎビット全ての論理レベルが決定したら、次にＡＤ変換の対象となるアナログ入力電圧の受け付けが可能となる。
【０００９】
したがって、特許文献１に開示のＡＤ変換回路により、複数のアナログ入力電圧の系列に対して各アナログ入力電圧を順にＡＤ変換する場合、デジタルデータのビット数ｎに比例して変換周期が長くなってしまう。
【００１０】
そこで、本発明では、占有面積の増大を抑えて、ＡＤ変換処理の変換周期を短くすることが可能な遂次比較型のアナログデジタル変換回路を提供することを目的とする。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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