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公開番号2025077408
公報種別公開特許公報(A)
公開日2025-05-19
出願番号2023189587
出願日2023-11-06
発明の名称ESD保護回路、およびトランシーバ
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H10D 84/80 20250101AFI20250512BHJP()
要約【課題】保護能力の低下を抑制できるESD保護回路を提供する。
【解決手段】第1保護素子(2)において、第1方向一方側端部に配置される第1PMOS形成部(21)、および第1方向他方側端部に配置される第2PMOS形成部(22)のそれぞれにおけるドレインは、それぞれフローティング状態である。
【選択図】図9
特許請求の範囲【請求項１】
第１端子に接続されるドレインと、ゲートと、前記ゲートと短絡されるソースおよびバックゲートと、を有するＰチャネルＭＯＳＦＥＴとして構成される第１保護素子と、
グランド電位を印加可能な第２端子に接続されるドレインと、ゲートと、前記ゲートと短絡されるソースおよびバックゲートと、を有するＰチャネルＭＯＳＦＥＴとして構成される第２保護素子と、
前記第２端子に電気的接続されるｐ型半導体基板と、
を備え、
前記第２保護素子は、前記第１保護素子の第１方向一方側に配置され、
前記第１保護素子と前記第２保護素子の前記ソース同士が接続され、
前記第１保護素子および前記第２保護素子は、前記ｐ型半導体基板の第２方向一方側に形成され、
前記第１保護素子は、
第１方向一方側端部に配置される第１ＰＭＯＳ形成部と、
第１方向他方側端部に配置される第２ＰＭＯＳ形成部と、
第１方向において前記第１ＰＭＯＳ形成部と前記第２ＰＭＯＳ形成部との間に配置される第３ＰＭＯＳ形成部と、
を有し、
前記第１ＰＭＯＳ形成部、前記第２ＰＭＯＳ形成部、および前記第３ＰＭＯＳ形成部はそれぞれ、
前記ｐ型半導体基板の第２方向一方側に形成される第１ｎ型拡散領域と、
前記第１ｎ型拡散領域の第２方向一方側にソースとして形成される第１ｐ型拡散領域と、
前記第１ｎ型拡散領域の第２方向一方側にドレインとして形成される第２ｐ型拡散領域と、
前記第１ｎ型拡散領域の第２方向一方側に形成されるゲートと、
を有し、
前記第１ＰＭＯＳ形成部および前記第２ＰＭＯＳ形成部のそれぞれにおける前記ドレインは、それぞれフローティング状態である、ＥＳＤ保護回路。
続きを表示（約 1,900 文字）【請求項２】
前記第１ＰＭＯＳ形成部および前記第２ＰＭＯＳ形成部のそれぞれにおける前記ソース、前記ゲート、および前記バックゲートは、それぞれフローティング状態である、請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第１ｎ型拡散領域は、
前記ｐ型半導体基板の第２方向一方側に形成される第１ｎ
＋
型領域と、
前記第１ｎ
＋
型領域の第２方向一方側に形成される第１ｎ
－
型領域と、
前記第１ｎ
－
型領域の第２方向一方側に形成される第１ｎ型領域と、
を有し、
前記第１ｐ型拡散領域としての第１ｐ
＋
型領域およびバックゲートとして形成される第２ｎ
＋
型領域は、前記第１ｎ型領域の第２方向一方側に形成され、
前記第２ｐ型拡散領域は、
前記第１ｎ
－
型領域の第２方向一方側に形成される第１ｐ
－
型領域と、
前記第１ｐ
－
型領域の内部に形成される第１ｐ型領域と、
前記第１ｐ型領域の第２方向一方側に前記ドレインとして形成される第２ｐ
＋
型領域と、
を有し、
前記ゲートは、前記第１ｎ型領域の第２方向一方側に形成される、請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記第１ｎ型拡散領域は、
前記ｐ型半導体基板の第２方向一方側に形成される第１ｎ
＋
型領域と、
前記第１ｎ
＋
型領域の第２方向一方側に形成される第１ｎ
－
型領域と、
前記第１ｎ
－
型領域の第２方向一方側に形成される第１ｎ型領域と、
を有し、
前記ソースとして形成される第１ｐ
＋
型領域および前記ドレインとして形成される第２ｐ
＋
型領域は、前記第１ｎ
－
型領域の第２方向一方側に形成され、
バックゲートとして形成される第２ｎ
＋
型領域は、前記第１ｎ型領域の第２方向一方側に形成され、
前記ゲートは、前記第１ｎ
－
型領域の第２方向一方側に形成される、請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記ドレインは、メタル配線との接続部であるコンタクトを有さないことで前記フローティング状態とされている、請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記ドレインは、ダミー配線との接続部であるコンタクトを有することでフローティング状態とされている、請求項１に記載のＥＳＤ保護回路。
【請求項７】
第１端子に接続されるコレクタと、ベースと、前記ベースと短絡されるエミッタと、を有するＰＮＰトランジスタとして構成される第１保護素子と、
グランド電位を印加可能な第２端子に接続されるコレクタと、ベースと、前記ベースと短絡されるエミッタと、を有するＰＮＰトランジスタとして構成される第２保護素子と、
前記第２端子に電気的接続されるｐ型半導体基板と、
を備え、
前記第２保護素子は、前記第１保護素子の第１方向一方側に配置され、
前記第１保護素子と前記第２保護素子の前記エミッタ同士が接続され、
前記第１保護素子および前記第２保護素子は、前記ｐ型半導体基板の第２方向一方側に形成され、
前記第１保護素子は、
第１方向一方側端部に配置される第１素子形成部と、
第１方向他方側端部に配置される第２素子形成部と、
第１方向において前記第１素子形成部と前記第２素子形成部との間に配置される第３素子形成部と、
を有し、
前記第１素子形成部および前記第２素子形成部はそれぞれ、ベースとコレクタを有し、
前記第３素子形成部は、コレクタとエミッタを有し、
前記第１素子形成部および前記第２素子形成部のそれぞれにおける前記コレクタは、それぞれフローティング状態である、ＥＳＤ保護回路。
【請求項８】
請求項１から請求項７のいずれか１項に記載のＥＳＤ保護回路と、
通信信号を印加可能に構成される前記第１端子と、
前記第２端子と、
を備える、トランシーバ。
【請求項９】
前記第１端子は、ＬＩＮバスラインに接続可能に構成される、請求項８に記載のトランシーバ。
【請求項１０】
車載用である請求項８に記載のトランシーバ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、ＥＳＤ保護回路に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
従来、半導体装置において、ＥＳＤ（Electro Static Discharge）から内部回路を保護するＥＳＤ保護回路が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１４－１５４８７０号公報
【０００４】
［概要］
ＥＳＤ保護回路においては、寄生のバイポーラトランジスタの動作が保護能力に悪影響を及ぼす場合があった。
【０００５】
上記状況に鑑み、本開示は、保護能力の低下を抑制できるＥＳＤ保護回路を提供することを目的とする。
【０００６】
本開示の一態様に係るＥＳＤ保護回路は、
第１端子に接続されるドレインと、ゲートと、前記ゲートと短絡されるソースおよびバックゲートと、を有するＰチャネルＭＯＳＦＥＴとして構成される第１保護素子と、
グランド電位を印加可能な第２端子に接続されるドレインと、ゲートと、前記ゲートと短絡されるソースおよびバックゲートと、を有するＰチャネルＭＯＳＦＥＴとして構成される第２保護素子と、
前記第２端子に電気的接続されるｐ型半導体基板と、
を備え、
前記第２保護素子は、前記第１保護素子の第１方向一方側に配置され、
前記第１保護素子と前記第２保護素子の前記ソース同士が接続され、
前記第１保護素子および前記第２保護素子は、前記ｐ型半導体基板の第２方向一方側に形成され、
前記第１保護素子は、
第１方向一方側端部に配置される第１ＰＭＯＳ形成部と、
第１方向他方側端部に配置される第２ＰＭＯＳ形成部と、
第１方向において前記第１ＰＭＯＳ形成部と前記第２ＰＭＯＳ形成部との間に配置される第３ＰＭＯＳ形成部と、
を有し、
前記第１ＰＭＯＳ形成部、前記第２ＰＭＯＳ形成部、および前記第３ＰＭＯＳ形成部はそれぞれ、
前記ｐ型半導体基板の第２方向一方側に形成される第１ｎ型拡散領域と、
前記第１ｎ型拡散領域の第２方向一方側にソースとして形成される第１ｐ型拡散領域と、
前記第１ｎ型拡散領域の第２方向一方側にドレインとして形成される第２ｐ型拡散領域と、
前記第１ｎ型拡散領域の第２方向一方側に形成されるゲートと、
を有し、
前記第１ＰＭＯＳ形成部および前記第２ＰＭＯＳ形成部のそれぞれにおける前記ドレインは、それぞれフローティング状態である構成としている。
【０００７】
また、本開示の一態様に係るＥＳＤ保護回路は、
第１端子に接続されるコレクタと、ベースと、前記ベースと短絡されるエミッタと、を有するＰＮＰトランジスタとして構成される第１保護素子と、
グランド電位を印加可能な第２端子に接続されるコレクタと、ベースと、前記ベースと短絡されるエミッタと、を有するＰＮＰトランジスタとして構成される第２保護素子と、
前記第２端子に電気的接続されるｐ型半導体基板と、
を備え、
前記第２保護素子は、前記第１保護素子の第１方向一方側に配置され、
前記第１保護素子と前記第２保護素子の前記エミッタ同士が接続され、
前記第１保護素子および前記第２保護素子は、前記ｐ型半導体基板の第２方向一方側に形成され、
前記第１保護素子は、
第１方向一方側端部に配置される第１素子形成部と、
第１方向他方側端部に配置される第２素子形成部と、
第１方向において前記第１素子形成部と前記第２素子形成部との間に配置される第３素子形成部と、
を有し、
前記第１素子形成部および前記第２素子形成部はそれぞれ、ベースとコレクタを有し、
前記第３素子形成部は、コレクタとエミッタを有し、
前記第１素子形成部および前記第２素子形成部のそれぞれにおける前記コレクタは、それぞれフローティング状態である構成としている。
【図面の簡単な説明】
【０００８】
図１は、ＬＩＮトランシーバにおける一部回路構成を示す図である。
図２Ａは、ＥＳＤ保護回路の構成例を示す図である。
図２Ｂは、ＥＳＤ保護回路の構成例を示す図である。
図３は、ＥＳＤ保護回路のＴＬＰ特性を説明するための模式図である。
図４は、測定回路の構成を示す図である。
図５は、ラッチアップを説明するための模式図である。
図６は、保護素子の種類によるＴＬＰ特性の違いを示す模式図である。
図７は、比較例に係るＥＳＤ保護回路の構成を示す縦構造図である。
図８は、図７に対応する回路図である。
図９は、本開示の第１実施形態に係るＥＳＤ保護回路の構成を示す縦構造図である。
図１０は、図９に対応する回路図である。
図１１は、比較例に係るＥＳＤ保護回路の平面視におけるレイアウト例を示す図である。
図１２は、第１実施形態に係るＥＳＤ保護回路の平面視におけるレイアウト例を示す図である。
図１３は、第１実施形態の変形例に係るＥＳＤ保護回路の構成を示す縦構造図である。
図１４は、第１実施形態の変形例に係るＥＳＤ保護回路の平面視におけるレイアウト例を示す図である。
図１５は、本開示の第２実施形態に係るＥＳＤ保護回路の構成を示す縦構造図である。
図１６は、本開示の第３実施形態に係るＥＳＤ保護回路の構成を示す縦構造図である。
図１７は、図１６に対応する回路図である。
【０００９】
[詳細な説明]
以下、本開示の例示的な実施形態について、図面を参照して説明する。
【００１０】
＜ＬＩＮトランシーバ＞
ここで、ＥＳＤ保護回路の適用対象の一例としてのＬＩＮトランシーバについて述べる。ＬＩＮトランシーバは、ＬＩＮ（Local Interconnect Network）通信機能を有する半導体装置である。ＬＩＮトランシーバは、各種の車載ネットワークに用いられる。なお、ＥＳＤ保護回路は、ＬＩＮトランシーバの他にも、例えばＣＡＮ（Controller Area Network）トランシーバあるいはＣＸＰＩ（Clock Extension Peripheral Interface）トランシーバなどに適用できる。
（【００１１】以降は省略されています）

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