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公開番号2025001760
公報種別公開特許公報(A)
公開日2025-01-09
出願番号2023101412
出願日2023-06-21
発明の名称半導体装置
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H10B 43/00 20230101AFI20241226BHJP()
要約【課題】高電圧を転送可能な転送スイッチ回路を具備する半導体装置において、面積増加を抑制しつつ、信頼性が高い半導体装置を提供する
【解決手段】メモリセルのゲート電極に電圧を印加および遮断するスイッチ素子であるE型トランジスタTR2を備える。E型トランジスタTR2は、制御ゲート1を挟み対向して形成された一対の拡散層8を有する。E型トランジスタTR2は、15V以上の電圧を与える電圧源に電気的に接続されている。E型トランジスタTR2の上側には、第1の配線層と第2の配線層が順に積層して形成されている。第1の配線層には、制御ゲート1に接続された配線15が形成されている。配線15は、E型トランジスタTR2の活性領域範囲で、制御ゲート1の上部に形成され、連続して一対の拡散層8の少なくとも片方に、0.1μm以上延伸して形成されている。
【選択図】図11
特許請求の範囲【請求項１】
電気的に書き込み消去可能なメモリセルトランジスタと、
前記メモリセルトランジスタの電流端子が直列接続されて形成され、その端に接続された選択トランジスタと、
前記メモリセルトランジスタのしきい値を制御するため、前記メモリセルトランジスタのゲート電極に電圧を印加および遮断するために設けられるスイッチ素子と、
を具備し、
前記スイッチ素子は、電流端子の第一の端が形成されたゲート絶縁膜厚が１３ｎｍから５０ｎｍの範囲の厚さの第一のｎ型ＭＯＳＦＥＴであり、
前記第一のｎ型ＭＯＳＦＥＴは、
第一のｎ型不純物密度を持ち、ゲート電極近傍に形成された第一のソース拡散層と第一のドレイン拡散層と、
前記第一のｎ型不純物密度より高い第二のｎ型不純物密度を持ち、コンタクト電極が形成された第二のソース拡散層と第二のドレイン拡散層と
を有し、
前記第一のｎ型ＭＯＳＦＥＴの第二の端は、１５Ｖ以上の電圧を与えることが可能な電圧源に電気的に接続され、
前記第一のｎ型ＭＯＳＦＥＴの半導体基板上上側に第一の配線層が形成され、
さらに、前記第一の配線層よりも上に第二の配線層が形成され、
前記第一の配線層には前記第一のｎ型ＭＯＳＦＥＴの前記ゲート電極に接続された、第一の配線が形成され、
前記第一の配線は、前記第一のｎ型ＭＯＳＦＥＴの活性領域範囲で、前記ゲート電極の上部に形成され、さらに、連続して前記第一のソース拡散層、または前記第一のドレイン拡散層上に０．１μｍ以上延伸して形成されている、半導体装置。
続きを表示（約 2,100 文字）【請求項２】
前記第一の配線は、前記第二のソース拡散層、または前記第二のドレイン拡散層上に延伸して形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第一のｎ型ＭＯＳＦＥＴはしきい値が正であるエンハンスメント型トランジスタである、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第一のｎ型ＭＯＳＦＥＴは、ｐ型の前記半導体基板に形成された、第一のｎ型ウェル領域に囲われた第二のｐ型領域に形成され、前記ｐ型の半導体基板と前記第二のｐ型領域は、前記第一のｎ型ウェル領域で電気的に分離できることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記第一のｎ型ＭＯＳＦＥＴの前記電流端子の第二端は、ゲート絶縁膜厚が１３ｎｍから５０ｎｍの範囲の厚さの第二のｎ型ＭＯＳＦＥＴの前記電流端子の第一端に接続され、
前記第二のｎ型ＭＯＳＦＥＴは、しきい値が負であるデプレッション型トランジスタであり、
前記第二のｎ型ＭＯＳＦＥＴの前記電流端子の第二端は、１５Ｖ以上の電圧を与えることが可能な前記電圧源に電気的に接続され、
前記第一のｎ型ＭＯＳＦＥＴの前記ゲート電極は、前記第二のｎ型ＭＯＳＦＥＴの前記ゲート電極と電気的に接続されている、請求項３に記載の半導体装置。
【請求項６】
半導体基板の表面上に、ゲート絶縁膜を介して形成された帯状のゲート電極と、
前記半導体基板内において、前記ゲート電極をはさむように形成された一対の拡散層と、
を具備し、
前記ゲート電極に印加されるゲート電圧に応じて、前記一対の前記拡散層の一方に印加された入力電圧を、前記一対の前記拡散層の他方に接続された前記一対の前記拡散層の他方に出力電圧として転送したり遮断したりする、第１スイッチトランジスタと、
前記ゲート電極の上方に形成された第１配線とを備え、
前記第１スイッチトランジスタは、電流端子の第一の端が形成されたゲート絶縁膜厚が１３ｎｍから５０ｎｍの範囲の厚さの第１のｎ型ＭＯＳＦＥＴであり、
前記第１のｎ型ＭＯＳＦＥＴの前記一対の拡散層は、
第１のｎ型不純物密度を持ち、前記ゲート電極近傍に形成された第１のソース拡散層と第１のドレイン拡散層と、
前記第１のｎ型不純物密度より高い第２のｎ型不純物密度を持ち、コンタクト電極が形成された第２のソース拡散層と第２のドレイン拡散層と
を有し、
前記一対の拡散層の一方は、前記第１のソース拡散層と前記第２のソース拡散層とを備え、
前記一対の拡散層の他方は、前記第１のドレイン拡散層と前記第２のドレイン拡散層とを備え、
前記半導体基板の表面と並行な方向であって、前記一対の拡散層の距離となる方向における前記第１配線の幅は、前記ゲート電極の幅よりも広く、
前記第１配線は、前記一対の前記拡散層の少なくとも一方の少なくとも一部領域の上方まで連続して覆うように形成されている、半導体装置。
【請求項７】
前記第１配線の上方に第２配線が形成されており、前記第２配線の少なくとも一部領域は前記一対の拡散層の少なくとも一方の上方に形成されており、前記第１配線の少なくとも一部領域は、前記一対の拡散層の少なくとも一方と前記第２配線に上下を挟まれるように形成されている、請求項６に記載の半導体装置。
【請求項８】
前記第１配線は、コンタクトプラグを介して前記ゲート電極と電気的に接続されている、請求項６に記載の半導体装置。
【請求項９】
前記第１スイッチトランジスタは、エンハンスメント型のｎ型トランジスタであり、
デプレッション型のｎ型トランジスタである第２スイッチトランジスタをさらに備え、前記第１スイッチトランジスタの前記一対の前記拡散層の一方と、前記第２スイッチトランジスタの前記一対の前記拡散層の他方とが電気的に接続されており、また、前記第２スイッチトランジスタの前記ゲート電極と、前記第１スイッチトランジスタの前記ゲート電極とが電気的に接続されている、請求項６に記載の半導体装置。
【請求項１０】
前記第２スイッチトランジスタは、電流端子の第一の端が形成されたゲート絶縁膜厚が１３ｎｍから５０ｎｍの範囲の厚さの第２のｎ型ＭＯＳＦＥＴであり、
前記第１配線は、前記第２スイッチトランジスタの前記ゲート電極の上方にも形成されており、
前記半導体基板の表面と並行な方向であって、前記第２スイッチトランジスタの前記一対の拡散層の距離となる方向における前記第１配線の幅は、前記ゲート電極の幅よりも広く、
前記第１配線は、前記第２スイッチトランジスタの前記一対の前記拡散層の少なくとも一方の少なくとも一部領域の上方も連続して覆うように形成されている、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
続きを表示（約 4,300 文字）【背景技術】
【０００２】
ＮＡＮＤ型不揮発性メモリへの書き込みや消去には、メモリセルが形成されている半導体チャネルやゲート電極に対して、例えば、１５Ｖ以上の正の電圧が印加される。半導体チャネルやゲート電極に対して、書き込み・読み出し・消去に必要な電圧を選択的に与えるために、電圧源とメモリセルとの間に、高電圧を転送する転送スイッチ回路が設けられている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２００９／０１６１４２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、高電圧を転送可能な転送スイッチ回路を具備する半導体装置において、面積増加を抑制しつつ、信頼性が高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、電気的に書き込み消去可能なメモリセルトランジスタと、前記メモリセルトランジスタの電流端子が直列接続されて形成され、その端に接続された選択トランジスタと、前記メモリセルトランジスタのしきい値を制御するため、前記メモリセルトランジスタのゲート電極に電圧を印加および遮断するために設けられるスイッチ素子と、を具備している。前記スイッチ素子は、電流端子の第一の端が形成されたゲート絶縁膜厚が１３ｎｍから５０ｎｍの範囲の厚さの第一のｎ型ＭＯＳＦＥＴである。前記第一のｎ型ＭＯＳＦＥＴは、第一のｎ型不純物密度を持ち、ゲート電極近傍に形成された第一のソース拡散層と第一のドレイン拡散層と、前記第一の不純物密度より高い第二のｎ型不純物密度を持ち、コンタクト電極が形成された第二のソース拡散層と第二のドレイン拡散層とを有する。前記第一のｎ型ＭＯＳＦＥＴの第二の端は、１５Ｖ以上の電圧を与える電圧源に電気的に接続されている。前記第一のｎ型ＭＯＳＦＥＴの半導体基板上上側に第一の配線層が形成され、さらに、前記第一の配線層よりも上に第二の配線層が形成されている。前記第一の配線層には前記第一のｎ型ＭＯＳＦＥＴの前記ゲート電極に接続された、第一の配線が形成されている。前記第一の配線は、前記第一のｎ型ＭＯＳＦＥＴの活性領域範囲で、前記ゲート電極の上部に形成され、さらに、連続して前記第一のソース拡散層、または前記第一のドレイン拡散層上に０．１μｍ以上延伸して形成されている。
【図面の簡単な説明】
【０００６】
第１の実施形態が適用されるＮＡＮＤ型不揮発性メモリの構成の一例を概略的に示すブロック図である。
メモリセルアレイ１０１における一つのＮＡＮＤセルの等価回路図である。
ＮＡＮＤセルがマトリクス配置されたメモリセルアレイ１０１の等価回路を示す図である。
高電圧スイッチの一例を示す回路図である。
比較例におけるスイッチ動作時の電圧波形の一例を概略的に示した図である。
比較例におけるＥ型トランジスタＴＲ２の構造の一例を説明する平面図である。
図６に示すＡ－Ａ'線に沿った断面図を示している。
図６に示すＢ－Ｂ'線に沿った断面図を示している。
図６に示すＣ－Ｃ'線に沿った断面図を示している。
図６に示すＤ－Ｄ'線に沿った断面図を示している。
比較例におけるＤ型トランジスタＴＲ１の構造の一例を説明する平面図である。
図８に示すＡ－Ａ'線に沿った断面図を示している。
図８に示すＢ－Ｂ'線に沿った断面図を示している。
図８に示すＣ－Ｃ'線に沿った断面図を示している。
図８に示すＤ－Ｄ'線に沿った断面図を示している。
比較例における拡散層８の抵抗値変動を示す図である。
比較例における拡散層８の抵抗値変動を示す図である。
第１の実施形態におけるＥ型トランジスタＴＲ２の構造の一例を説明する平面図である。
図１１に示すＡ－Ａ'線に沿った断面図を示している。
図１１に示すＢ－Ｂ'線に沿った断面図を示している。
図１１に示すＣ－Ｃ'線に沿った断面図を示している。
図１１に示すＤ－Ｄ'線に沿った断面図を示している。
第１の実施形態におけるＤ型トランジスタＴＲ１の構造の一例を説明する平面図である。
図１３に示すＡ－Ａ'線に沿った断面図を示している。
図１３に示すＢ－Ｂ'線に沿った断面図を示している。
図１３に示すＣ－Ｃ'線に沿った断面図を示している。
図１３に示すＤ－Ｄ'線に沿った断面図を示している。
第１の実施形態におけるスイッチ動作時の電圧波形の一例を概略的に示した図である。
第１の実施形態の変形例におけるＥ型トランジスタＴＲ２の構造の一例を説明する平面図である。
図１６に示すＡ－Ａ'線に沿った断面図を示している。
図１６に示すＣ－Ｃ'線に沿った断面図を示している。
第１の実施形態の変形例におけるＤ型トランジスタＴＲ１の構造の一例を説明する平面図である。
図１８に示すＡ－Ａ'線に沿った断面図を示している。
図１８に示すＣ－Ｃ'線に沿った断面図を示している。
第１の実施形態の別の変形例におけるＥ型トランジスタＴＲ２の構造の一例を説明する平面図である。
第１の実施形態の別の変形例におけるＤ型トランジスタＴＲ１の構造の一例を説明する平面図である。
第２の実施形態におけるＥ型トランジスタＴＲ２の構造の一例を説明する平面図である。
図２２に示すＡ－Ａ'線に沿った断面図を示している。
図２２に示すＢ－Ｂ'線に沿った断面図を示している。
図２２に示すＣ－Ｃ'線に沿った断面図を示している。
図２２に示すＤ－Ｄ'線に沿った断面図を示している。
第３の実施形態における高電圧スイッチの一例を示す回路図である。
第３の実施形態におけるスイッチ動作時の電圧波形の一例を概略的に示した図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態が適用されるＮＡＮＤ型不揮発性メモリの構成の一例を概略的に示すブロック図である。図１に示すように、実施形態のＮＡＮＤ型不揮発性メモリは、メモリセルアレイ１０１と、周辺回路部とから構成される。周辺回路部は、外部からの信号に従い回路を駆動させ、プログラムの書き込みや消去の動作を行う部位である。周辺回路部は、ビット線制御回路（センスアンプ兼データラッチ）１０２と、カラムデコーダ１０３と、アドレスバッファ１０４と、ロウデコーダ１０５と、データ入出力バッファ１０６と、基板電位制御回路１０７とを備えている。また、周辺回路部は、電圧源回路群１２０と、高電圧転送スイッチ回路１２１とも備えている。電圧源回路群１２０は、書き込み用高電圧発生回路１０９と、書き込み用中間電圧発生回路１１０と、読み出し用中間電圧発生回路１１１と、消去用高電圧発生回路１１２とも備えている。
【０００８】
メモリセルアレイ１０１は、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ－ＯｎｌｙＭｅｍｏｒｙ）のメモリセルを複数具備している。ＥＥＰＲＯＭのメモリセルは通常、半導体チャネルに電荷蓄積層と制御ゲートを積層したＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－ＳｅｍｉｖｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）構造を有する。このメモリセルは、電荷蓄積層に電荷を注入した状態と、その電荷を放出した状態とのしきい値の差によりデータを不揮発に記憶する。電荷の注入、放出は、電荷蓄積層と基板チャネルとの間のトンネル絶縁膜を介してトンネル電流によって行われる。
【０００９】
ＥＥＰＲＯＭのなかで、複数のメモリセルを直列接続してＮＡＮＤセルユニットを構成する、いわゆるＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭと比べて選択トランジスタ数が少なくて済むことから、高密度化が可能である。また、ＮＯＲ型フラッシュメモリにおいても、消去時に短チャネル効果の影響を受けにくくするために、電荷蓄積層と基板チャネルとのトンネル絶縁膜を介してトンネル電流を流すことにより消去する。これらは、例えば、単位時間に消去されるメモリセル数を増やすために、複数のメモリセルで同時に消去を行う。このために、メモリセルの形成されている半導体チャネルに、ゲート電極に対して１５Ｖ以上の正の電圧を印加することによって電荷蓄積層から基板に電子を引き抜くか、正孔を注入して電子と再結合させる。一方、書き込み時には半導体チャネル電圧は０Ｖに保ち、選択したメモリセルのゲート電極に接続されたワード線に１５Ｖ以上の電圧を加えることにより、チャネルから電荷蓄積層に電子を注入することにより、メモリセル書き込みを行う。このように、ＮＡＮＤ型ＥＥＰＲＯＭでは、半導体チャネルとゲート電極に１５Ｖ以上の電圧が印加される。
【００１０】
図２は、メモリセルアレイ１０１における一つのＮＡＮＤセルの等価回路図である。ＮＡＮＤ型不揮発性メモリのメモリセルは、半導体チャネル上に絶縁膜を介して電荷蓄積層と制御ゲート電極が積層されたＭＯＳＦＥＴ構造を有する。複数のメモリセルＭ１～Ｍ８の、隣接するもの同士のソース・ドレイン電極（電流端子）が直列接続されて、一つのＮＡＮＤセルが構成される。さらに、端となるメモリセルＭ１と、データ転送線であるビット線ＢＬとの間には、メモリセルブロックを選択および非選択の切り替えを行う選択ゲートトランジスタＳＴ１が形成される。一方、逆側の端となるメモリセルＭ８とソース線ＳＬとの間には、メモリセルブロックを選択および非選択の切り替えを行う選択ゲートトランジスタＳＴ２が形成される。なお、図２では、一つのＮＡＮＤセルを構成するメモリセルの数を８個としたが、勿論８個以上で合ってもよく、例えば、９６個、１１２個、１２８個、２５６個等、さらに多くのメモリセルで構成してもよい。また、一つのＮＡＮＤセルを７個以下のメモリセルで構成してもよい。
（【００１１】以降は省略されています）

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