特許ウォッチ

公開番号2025000479
公報種別公開特許公報(A)
公開日2025-01-07
出願番号2023100354
出願日2023-06-19
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H01L 21/768 20060101AFI20241224BHJP(基本的電気素子)
要約【課題】ボーイングを小さくすることが可能な半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体装置は、第1方向に交互に積層された複数の電極層および複数の第1絶縁膜を含み、非階段状の形状を有する第1部分と階段状の形状を有する第2部分とを含む積層膜と、前記第2部分上に設けられた第2絶縁膜とを備える。前記装置はさらに、前記第1部分内を前記第1方向に延び、電荷蓄積層および半導体層を含む柱状部と、前記第2部分および前記第2絶縁膜内を前記第1方向に延びる第3絶縁膜と、前記第2部分のいずれかの前記電極層上に設けられたプラグと、前記第2部分および前記第2絶縁膜内に設けられ、第1元素を含む第1領域とを備える。前記第1領域内の前記第1元素の濃度は、前記第2絶縁膜における前記第1領域外の領域の前記第1元素の濃度よりも高い。前記第3絶縁膜または前記プラグは、前記第1領域に接している。
【選択図】図1
特許請求の範囲【請求項１】
第１方向に交互に積層された複数の電極層および複数の第１絶縁膜を含み、非階段状の形状を有する第１部分と階段状の形状を有する第２部分とを含む積層膜と、
前記第２部分上に設けられた第２絶縁膜と、
前記第１部分内を前記第１方向に延び、電荷蓄積層および半導体層を含む柱状部と、
前記第２部分および前記第２絶縁膜内を前記第１方向に延びる第３絶縁膜と、
前記第２部分のいずれかの前記電極層上に設けられたプラグと、
前記第２部分および前記第２絶縁膜内に設けられ、第１元素を含む第１領域とを備え、
前記第１領域内の前記第１元素の濃度は、前記第２絶縁膜における前記第１領域外の領域の前記第１元素の濃度よりも高く、
前記第３絶縁膜または前記プラグは、前記第１領域に接している、
半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１領域は、第１濃度の前記第１元素を含む上部領域と、前記上部領域の下方に設けられ、前記第１濃度よりも低い第２濃度の前記第１元素を含む下部領域とを含む、請求項１に記載の半導体装置。
【請求項３】
前記第３絶縁膜または前記プラグは、前記第１領域内に設けられている、請求項１に記載の半導体装置。
【請求項４】
前記第３絶縁膜または前記プラグは、前記上部領域と前記下部領域とに接している、請求項２に記載の半導体装置。
【請求項５】
前記上部領域は、少なくとも前記第２絶縁膜を含み、
前記下部領域は、少なくとも前記第２部分を含む、
請求項２に記載の半導体装置。
【請求項６】
前記第１領域は、前記第２部分の前記第１絶縁膜を含む、請求項１に記載の半導体装置。
【請求項７】
前記第１元素は、前記第２部分および前記第２絶縁膜内の不純物元素である、請求項１に記載の半導体装置。
【請求項８】
前記第１元素は、Ｐ（リン）である、請求項１に記載の半導体装置。
【請求項９】
前記第１濃度は、１．０×１０
２１
～１．０×１０
２２
ａｔｏｍｓ／ｃｍ
３
であり、
前記第２濃度は、１．０×１０
２０
～５．０×１０
２１
ａｔｏｍｓ／ｃｍ
３
である、
請求項１に記載の半導体装置。
【請求項１０】
第１方向に交互に積層された複数の第１層および複数の第１絶縁膜を含み、非階段状の形状を有する第１部分と階段状の形状を有する第２部分とを含む積層膜を形成し、
前記第２部分上に第２絶縁膜を形成し、
前記第２部分および前記第２絶縁膜内に、第１元素を含む第１領域を形成し、
前記第１部分内を前記第１方向に延び、電荷蓄積層および半導体層を含む柱状部を形成し、
前記第２部分および前記第２絶縁膜内を前記第１方向に延びる第３絶縁膜を形成し、
前記積層膜内の前記複数の第１層を複数の電極層に置換し、
前記第２部分のいずれかの前記第１層上または前記電極層上にプラグを形成する、
ことを含み、
前記第１領域内の前記第１元素の濃度は、前記第２絶縁膜における前記第１領域外の領域の前記第１元素の濃度よりも高く設定され、
前記第３絶縁膜または前記プラグは、前記第１領域に接するように形成される、
半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
３次元半導体メモリの積層膜内や積層膜上に凹部を形成する場合、凹部のボーイングが大きくなるおそれがある。例えば、積層膜の階段部内に梁部用のホールを形成する場合、ホールのボーイングが大きくなることが多い。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開ＵＳ２０２２／０２９３５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ボーイングを小さくすることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、第１方向に交互に積層された複数の電極層および複数の第１絶縁膜を含み、非階段状の形状を有する第１部分と階段状の形状を有する第２部分とを含む積層膜と、前記第２部分上に設けられた第２絶縁膜とを備える。前記装置はさらに、前記第１部分内を前記第１方向に延び、電荷蓄積層および半導体層を含む柱状部と、前記第２部分および前記第２絶縁膜内を前記第１方向に延びる第３絶縁膜と、前記第２部分のいずれかの前記電極層上に設けられたプラグと、前記第２部分および前記第２絶縁膜内に設けられ、第１元素を含む第１領域とを備える。前記第１領域内の前記第１元素の濃度は、前記第２絶縁膜における前記第１領域外の領域の前記第１元素の濃度よりも高い。前記第３絶縁膜または前記プラグは、前記第１領域に接している。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置の構造を示す断面図である。
第１実施形態の半導体装置の構造を示す拡大断面図である。
第１実施形態の半導体装置の製造方法を示す断面図(1/11)である。
第１実施形態の半導体装置の製造方法を示す断面図(2/11)である。
第１実施形態の半導体装置の製造方法を示す断面図(3/11)である。
第１実施形態の半導体装置の製造方法を示す断面図(4/11)である。
第１実施形態の半導体装置の製造方法を示す断面図(5/11)である。
第１実施形態の半導体装置の製造方法を示す断面図(6/11)である。
第１実施形態の半導体装置の製造方法を示す断面図(7/11)である。
第１実施形態の半導体装置の製造方法を示す断面図(8/11)である。
第１実施形態の半導体装置の製造方法を示す断面図(9/11)である。
第１実施形態の半導体装置の製造方法を示す断面図(10/11)である。
第１実施形態の半導体装置の製造方法を示す断面図(11/11)である。
第２実施形態の半導体装置の製造方法を示す断面図(1/7)である。
第２実施形態の半導体装置の製造方法を示す断面図(2/7)である。
第２実施形態の半導体装置の製造方法を示す断面図(3/7)である。
第２実施形態の半導体装置の製造方法を示す断面図(4/7)である。
第２実施形態の半導体装置の製造方法を示す断面図(5/7)である。
第２実施形態の半導体装置の製造方法を示す断面図(6/7)である。
第２実施形態の半導体装置の製造方法を示す断面図(7/7)である。
第３実施形態の半導体装置の構造を示す断面図である。
第３実施形態の半導体装置の製造方法を示す断面図(1/4)である。
第３実施形態の半導体装置の製造方法を示す断面図(2/4)である。
第３実施形態の半導体装置の製造方法を示す断面図(3/4)である。
第３実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１～図２５において、同一の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。本実施形態の半導体装置は、例えば３次元半導体メモリを備える。
【０００９】
本実施形態の半導体装置は、基板１と、積層膜２と、層間絶縁膜３と、複数の柱状部４と、複数の梁部５と、複数の不純物領域６と、層間絶縁膜７と、複数のコンタクトプラグ８とを備える。積層膜２は、複数の絶縁膜２ａと複数の電極層２ｂとを含む。各不純物領域６は、不純物領域６ａと不純物領域６ｂとを含む。絶縁膜２ａ、層間絶縁膜３、および梁部５は、それぞれ第１、第２、および第３絶縁膜の例である。不純物領域６、６ａ、６ｂはそれぞれ、第１領域、上部領域、および下部領域の例である。
【００１０】
基板１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は、第１方向の例である。
（【００１１】以降は省略されています）

関連特許