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公開番号2025001365
公報種別公開特許公報(A)
公開日2025-01-08
出願番号2023100900
出願日2023-06-20
発明の名称半導体集積回路、レイアウト設計システム、レイアウト設計方法、及びプログラム
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10D 89/10 20250101AFI20241225BHJP()
要約【課題】層数の異なる2種類のスタンダードセルを用いることで、効率的に、ロジック密度の高い半導体集積回路を提供する。
【解決手段】実施形態に係る半導体集積回路は、第1半導体層と、第2半導体層と、第1CMOS回路及び第2CMOS回路と、を備え、第1半導体層は、(2n-1)層目に積層し、第2半導体層は、2n層目に積層し(1≦n≦N, N≧2, nとNは整数)、あるi(1≦i≦N, N≧2, iとNは整数))について、(4i-1)層目の第2の導電型MOSと(4i)層目の第1の導電型MOSがゲート端子を共有する第1のスタンダードセルと、(4i-3)層目の第2の導電型MOSと(4i-2)層目の第1の導電型MOSがゲート端子を共有する第2のスタンダードセルと、(4i-3)層目と(4i-1)層目の第2の導電型MOSと4i層目と(4i-2)層目の第1の導電型MOSがゲート端子を共有する第3のスタンダードセルとを備える。
【選択図】図2
特許請求の範囲【請求項１】
第１ソース領域、第１ドレイン領域、及び第１チャネル領域を有する第１半導体層と、
第２ソース領域、第２ドレイン領域、及び第２チャネル領域を有する第２半導体層と、
ゲート絶縁膜を介して、前記第１チャネル領域及び前記第２チャネル領域を覆うように形成するゲート電極と、
前記第１半導体層を有する第１の導電型ＭＯＳと、前記第２半導体層を有する第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路及び第２ＣＭＯＳ回路と、
を備え、
前記第１半導体層は、（２ｎ－１)層目に積層し、前記第２半導体層は、２ｎ層目に積層し(１≦ｎ≦Ｎ, Ｎ≧２, ｎとＮは整数)、
あるi（１≦ｉ≦Ｎ）について、前記第１ＣＭＯＳ回路は、前記ゲート電極が少なくとも（２ｉ-１）層目の前記第1半導体層の前記第１の導電型ＭＯＳと、２ｉ層目の前記第２半導体層の前記第２の導電型ＭＯＳとで共通に電気的に接続し、
前記第２ＣＭＯＳ回路は、前記ゲート電極が少なくとも２ｉ層目の前記第２半導体層の前記第２の導電型ＭＯＳと、（２ｉ＋１）層目の前記第１半導体層の前記第１の導電型ＭＯＳとで共通に電気的に接続する、半導体集積回路において、
あるi（１≦ｉ≦Ｎ）について、(４i-１)層目の第２の導電型ＭＯＳと(４i)層目の第１の導電型ＭＯＳがゲート端子を共有する第１のスタンダードセルと、(４i-３)層目の第２の導電型ＭＯＳと(４i-２)層目の第１の導電型ＭＯＳがゲート端子を共有する第２のスタンダードセルと、(４i-３)層目と(４i-１)層目の第２の導電型ＭＯＳと４i層目と(４i-２)層目の第１の導電型ＭＯＳがゲート端子を共有する第３のスタンダードセルと
を備える、半導体集積回路。
続きを表示（約 2,000 文字）【請求項２】
前記第１のスタンダードセル及び前記第２のスタンダードセルを複数備え、少なくとも一部の前記第１のスタンダードセルは少なくとも一部の前記第２のスタンダードセルに積層する形で配置する、請求項１に記載の半導体集積回路。
【請求項３】
前記第１のスタンダードセル及び前記第２のスタンダードセルが駆動する信号線の容量は、前記第３のスタンダードセルが駆動する信号線の容量よりも低い、請求項１又は２に記載の半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路のレイアウト設計を行うレイアウト設計システムであって、
前記レイアウト設計システムは、レイアウト設計装置と、前記レイアウト設計装置のデータを格納する記憶媒体とを備え、
前記レイアウト設計装置は、
前記記憶媒体の回路記述部及びセルライブラリに格納されている情報に基いて論理合成を行い、仮のセル接続情報として、前記記憶媒体のセル接続情報に出力する論理合成部と、
前記セル接続情報及び前記セルライブラリに格納されている情報に基いて、自動配置・自動配線接続を実行して、チップレイアウト情報を生成するレイアウト設計部と
を備え、
前記論理合成部は、前記セル接続情報に格納されている前記仮のセル接続情報内の各セルについて、当該セルが含まれる信号経路の信号遅延時間を算出し、算出した前記信号遅延時間がより小さくなるようなバッファサイズを有する前記第１乃至第２乃至第３のスタンダードセルのいずれかに置換が可能であるか否かを判定し、
前記判定の結果、置換が可能である場合、前記論理合成部は、当該セルを、置換が可能な前記第１乃至第２乃至第３のスタンダードセルのいずれかに置換する、レイアウト設計システム。
【請求項５】
前記レイアウト設計部による前記置換により、駆動する信号線の容量が比較的大きなセルは、前記第３のスタンダードセルに置き換えられ、駆動する信号線の容量が比較的小さなセルは、前記第１又は第２のスタンダードセルに置き換えられる、請求項４に記載のレイアウト設計システム。
【請求項６】
前記レイアウト設計部は、前記第１のスタンダードセル及び前記第２のスタンダードセルを複数配置した場合、少なくとも一部の前記第１のスタンダードセルが少なくとも一部の前記第２のスタンダードセルに積層する形で配置・配線する、請求項４に記載のレイアウト設計システム。
【請求項７】
前記第１のスタンダードセル及び前記第２のスタンダードセルが駆動する前記信号線の容量は、前記第３のスタンダードセルが駆動する前記信号線の容量よりも低い、請求項５に記載のレイアウト設計システム。
【請求項８】
請求項１に記載の半導体集積回路のレイアウト設計を行うレイアウト設計システムにより実行されるレイアウト設計方法であって、
前記レイアウト設計システムは、レイアウト設計装置と、前記レイアウト設計装置のデータを格納する記憶媒体とを備え、
前記レイアウト設計装置は、
前記記憶媒体の回路記述部及びセルライブラリに格納されている情報に基いて論理合成を行い、仮のセル接続情報として、前記記憶媒体のセル接続情報に出力する論理合成部と、
前記セル接続情報及び前記セルライブラリに格納されている情報に基いて、自動配置・自動配線接続を実行して、チップレイアウト情報を生成するレイアウト設計部と
を備え、
前記論理合成部によって、前記セル接続情報に格納されている前記仮のセル接続情報内の各セルについて、当該セルが含まれる信号経路の信号遅延時間を算出し、算出した前記信号遅延時間がより小さくなるようなバッファサイズを有する前記第１乃至第２乃至第３のスタンダードセルのいずれかに置換が可能であるか否かを判定し、
前記判定の結果、置換が可能である場合、前記論理合成部によって、当該セルを、置換が可能な前記第１乃至第２乃至第３のスタンダードセルのいずれかに置換する、レイアウト設計方法。
【請求項９】
前記倫理合成部による前記置換により、駆動する信号線の容量が比較的大きなセルは、前記第３のスタンダードセルに置き換えられ、駆動する信号線の容量が比較的小さなセルは、前記第１又は第２のスタンダードセルに置き換えられる、請求項８に記載のレイアウト設計方法。
【請求項１０】
前記レイアウト設計部により、前記第１のスタンダードセル及び前記第２のスタンダードセルを複数配置した場合、少なくとも一部の前記第１のスタンダードセルが少なくとも一部の前記第２のスタンダードセルに積層する形で配置・配線する、請求項８に記載のレイアウト設計方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路、レイアウト設計システム、レイアウト設計方法、及びプログラムに関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
従来、微細化の取り組みにより、ＮＭＯＳとＰＭＯＳのトランジスタを積層し３次元回路で構成することが知られている。しかしながら、ＮＭＯＳとＰＭＯＳのトランジスタを１層ずつ積層しても基板単位面積あたりの素子密度が小さい可能性があった。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第2021/0249401号明細書
米国特許出願公開第2021/0343715号明細書
米国特許出願公開第2022/0181322号明細書
【非特許文献】
【０００４】
S.Subramanian, M.Hosseini, T.Chiarella, S.Sarakar, P. Schuddinck, B.T. Chan, D. Radisic, G. Mannaert, A. Hikavyy, E. Rosseel, F. Sebaai, A. Peter, T. Hopf, P. Morin, S. Wang, K. Devriendt, D. Batuk, G. T. Martinez, A. Veloso, E. Dentoni Litta, S. Baudot, Y. K. Siew, X. Zhou, B. Briggs, E. Capogreco, J. Hung, R. Koret, A. Spessot, J. Ryckaert, S. Demuynck, N. Horiguchi, and J. Boemmels, “First Monolithic Integration of 3D Complementary FET (CFET) on 300mm Wafers”, 2020 IEEE Symposium on VLSI Technology, VLSI Technology Digest of Technical Papers, TH3.1.
Binqi Sun, Zhongshan Xu, Rongzheng Ding, Jingwen Yang, Kun Chen, Saisheng Xu, Min Xu, Ye Lu, Xiaona Zhu, Shaofeng Yu, and David Zhang, “Analytical Model of CFET Parasitic Capacitance for Advanced Technology Nodes”, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.69 No.3, MARCH 2022 pp.936-941.
Songhan Zhao, Linlin Cai, Wangyong Chen, Yandong He, and Gang Du, “Self-Heating and Thermal Network Model for Complementary FET”, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.69 No.1, JANUARY 2022 pp.11-16.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態が解決しようとする課題は、層数の異なる２種類のスタンダードセルを用いることで、効率的に、ロジック密度の高い半導体集積回路、レイアウト設計システム、レイアウト設計方法、及びプログラムを提供することにある。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体集積回路は、第１ソース領域、第１ドレイン領域、及び第１チャネル領域を有する第１半導体層と、第２ソース領域、第２ドレイン領域、及び第２チャネル領域を有する第２半導体層と、ゲート絶縁膜を介して、前記第１チャネル領域及び前記第２チャネル領域を覆うように形成するゲート電極と、前記第１半導体層を有する第１の導電型ＭＯＳと、前記第２半導体層を有する第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路及び第２ＣＭＯＳ回路と、を備え、前記第１半導体層は、（２ｎ－１)層目に積層し、前記第２半導体層は、２ｎ層目に積層し(１≦ｎ≦Ｎ, Ｎ≧２, ｎとＮは整数)、あるi（１≦ｉ≦Ｎ）について、前記第１ＣＭＯＳ回路は、前記ゲート電極が少なくとも（２ｉ-１）層目の前記第1半導体層の前記第１の導電型ＭＯＳと、２ｉ層目の前記第２半導体層の前記第２の導電型ＭＯＳとで共通に電気的に接続し、前記第２ＣＭＯＳ回路は、前記ゲート電極が少なくとも２ｉ層目の前記第２半導体層の前記第２の導電型ＭＯＳと、（２ｉ＋１）層目の前記第１半導体層の前記第１の導電型ＭＯＳとで共通に電気的に接続する、半導体集積回路において、あるi（１≦ｉ≦Ｎ）について、(４i-１)層目の第２の導電型ＭＯＳと(４i)層目の第１の導電型ＭＯＳがゲート端子を共有する第１のスタンダードセルと、(４i-３)層目の第２の導電型ＭＯＳと(４i-２)層目の第１の導電型ＭＯＳがゲート端子を共有する第２のスタンダードセルと、(４i-３)層目と(４i-１)層目の第２の導電型ＭＯＳと４i層目と(４i-２)層目の第１の導電型ＭＯＳがゲート端子を共有する第３のスタンダードセルとを備える。
【図面の簡単な説明】
【０００７】
実施形態に係る半導体集積回路の平面パターン構成図。
図１のＡ１－Ａ１線に沿う断面図。
第１半導体層の平面パターン構成図。
第１半導体層の平面パターン構成図。
第２半導体層の平面パターン構成図。
第２半導体層の平面パターン構成図。
実施形態に係る半導体集積回路の等価回路図。
実施形態に係る半導体集積回路の詳細な平面パターン構成図。
図５のＡ２－Ａ２線に沿う断面図。
図５のＡ３－Ａ３線に沿う断面図。
図５のＡ４－Ａ４線に沿う断面図。
図５のＡ５－Ａ５線に沿う断面図。
図５のＡ６－Ａ６線に沿う断面図。
実施形態に係る半導体集積回路において、ＶＤＤライン及びＶＳＳラインを省略した平面パターン構成図。
図１１において、Ａ５－Ａ５線、Ａ６－Ａ６線に沿う側面図。
実施形態に係る半導体集積回路を用いるレイアウト設計システムの模式図。
図１３のレイアウト設計システムのブロック構成図。
図１３のレイアウト設計システムの変形例１に係るブロック構成図。
図１３のレイアウト設計システムの変形例２に係るブロック構成図。
実施形態に係る半導体集積回路を用いるレイアウト設計方法のフロー図。
【発明を実施するための形態】
【０００８】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【０００９】
以下の説明においては、直交座標系の一例であるＸＹＺ座標系を用いる。すなわち、半導体集積回路を構成する基板の表面と平行な平面をＸＹ平面とし、ＸＹ平面と直交する方向をＺ方向とする。また、Ｘ軸とＹ軸は、ＸＹ平面内における直交する２方向とする。尚、これらの方向については、一例である。パターンの配置によっては、適宜変更可能である。また、基板は、絶縁体基板、半導体基板、絶縁体基板に電極層が埋め込まれた基板なども含む場合がある。更に、ＮチャネルＭＯＳ(Metal Oxide Gate Semiconductor)電界効果トランジスタ、ＰチャネルＭＯＳ電界効果トランジスタ、相補型ＭＯＳ電界効果トランジスタ（ＣＭＯＳ：Complementary MOS）からなる半導体素子が埋め込まれた基板であっても良い。
（半導体集積回路の構成）
【００１０】
図１は、実施形態に係る半導体集積回路１００の平面パターン構成図である。図２は、図１のＡ１－Ａ１線に沿う断面図である。図１では、層間絶縁膜２の図示を省略している。なお、実施形態に係る半導体集積回路１００は、基板１と、層間絶縁膜２とを備えていてもよい。図１及び図２において、ゲート電極１１Ａ、１１Ｂ、２１Ａ、２１Ｂの配置方向をＸ方向とする。ゲート電極１１Ｃ、１１Ｄ、２１Ｃ、２１Ｂの配置方向も、Ｘ方向である。また、図１及び図２において、第１半導体層１２、２２の延伸する方向をＹ方向とする。第２半導体層１３、２３の延伸する方向もＹ方向である。Ｘ方向、Ｙ方向で定義される基板１に平行な面はＸＹ面であり、ＸＹ面に垂直な方向がＺ方向である。
（【００１１】以降は省略されています）

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