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公開番号2024179931
公報種別公開特許公報(A)
公開日2024-12-26
出願番号2023099271
出願日2023-06-16
発明の名称情報処理装置および方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類G06F 11/22 20060101AFI20241219BHJP(計算;計数)
要約【課題】デバイスの動作検証を好適に行うことが可能な情報処理装置および方法を提供すること。
【解決手段】情報処理装置は、プロセッサと、インタフェース回路と、メモリと、処理回路と、を備える。インタフェース回路は、デバイスが接続可能である。メモリは、プロセッサからのアクセスおよびインタフェース回路を介したデバイスからのアクセスが可能である。処理回路は、インタフェース回路がメモリからデータをリードするリード要求をデバイスから受信した場合、メモリがリード要求によって要求されたデータである第1データを正常に出力した場合であってもエラー通知を生成する。インタフェース回路は、エラー通知に基づき、リード要求に対応し前記デバイスに対する応答としてエラー応答を出力する。
【選択図】図4
特許請求の範囲【請求項１】
プロセッサと、
デバイスが接続可能なインタフェース回路と、
前記プロセッサからのアクセスおよび前記インタフェース回路を介した前記デバイスからのアクセスが可能なメモリと、
前記インタフェース回路が前記メモリからデータをリードするリード要求を前記デバイスから受信した場合、前記メモリが前記リード要求によって要求された前記データである第１データを正常に出力した場合であってもエラー通知を生成する処理回路と、
を備え、
前記インタフェース回路は、前記エラー通知に基づき、前記リード要求に対応し前記デバイスに対する応答としてエラー応答を出力する、
情報処理装置。
続きを表示（約 1,300 文字）【請求項２】
バスをさらに備え、
前記プロセッサおよび前記メモリは前記バスに電気的に接続され、
前記インタフェース回路は、前記処理回路を介して前記バスに電気的に接続される、
請求項１に記載の情報処理装置。
【請求項３】
前記インタフェース回路は、前記リード要求を受信した場合に、前記バスに対し、前記メモリから前記第１データをリードするバスアクセス要求を発行し、
前記処理回路は、前記バスアクセス要求に基づき、前記メモリが前記第１データを正常に出力した場合であってもエラー通知を生成する第１動作を実行するか否かを判定する、
請求項２に記載の情報処理装置。
【請求項４】
前記メモリの記憶領域のうちの少なくとも一部をターゲット領域として設定する情報が格納されるレジスタをさらに備え、
前記処理回路は、
前記第１データの格納位置が前記ターゲット領域に該当する場合、前記メモリが前記第１データを正常に出力した場合であってもエラー通知を生成する第１動作を実行し、
前記第１データの格納位置が前記ターゲット領域に該当しない場合、前記第１動作を実行しない、
請求項２に記載の情報処理装置。
【請求項５】
前記リード要求は、リード先の指定を含み、
前記インタフェース回路は、前記リード要求を受信した場合に、前記バスに対し、前記第１データの格納位置の情報を含み前記第１データをリードするバスアクセス要求を発行し、
前記処理回路は、前記バスアクセス要求に基づき、前記第１動作を実行するか否かを判定する、
請求項４に記載の情報処理装置。
【請求項６】
前記メモリは、
前記デバイスに対するコマンドを格納する第１領域と、
前記デバイスが前記コマンドの実行を完了した場合に前記デバイスが前記実行の完了の通知を格納する第２領域と、
前記デバイスへのライトデータまたは前記デバイスからのリードデータが格納される第３領域と、
前記第３領域における前記ライトデータまたは前記リードデータの格納位置の記述を格納する第４領域と、
を含み、
前記ターゲット領域の一部は、前記第１領域、前記第２領域、前記第３領域、および前記第４領域の何れかの領域に含まれる、
請求項４または請求項５に記載の情報処理装置。
【請求項７】
プロセッサと、デバイスが接続可能なインタフェース回路と、前記プロセッサからのアクセスおよび前記インタフェース回路を介した前記デバイスからのアクセスが可能なメモリと、を備える情報処理装置を制御する方法であって、
前記インタフェース回路が前記メモリからデータをリードするリード要求を前記デバイスから受信した場合、前記メモリが前記リード要求によって要求された前記データである第１データを正常に出力した場合であってもエラー通知を生成することと、
前記エラー通知に基づき、前記リード要求に対応し前記デバイスに対する応答としてエラー応答を前記インタフェース回路から出力することと、
を含む方法。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、情報処理装置および方法に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
従来、情報処理装置とフラッシュメモリなどのデバイスとの間の通信プロトコルの規格として、Non-Volatile Memory Express (NVMe
（ＴＭ）
)が知られている。この規格では、情報処理装置が備えるシステムメモリ内の所定の領域にデバイスがアクセスできる。
【０００３】
また、デバイスが接続される上記のような情報処理装置は、情報処理装置とデバイスとの間の通信プロトコルを使用できるようにするために、プロトコル変換を行うインタフェース回路を備える。
【先行技術文献】
【特許文献】
【０００４】
特開２０１４－９９８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、デバイスの動作検証を好適に行うことが可能な情報処理装置および方法を提供すること、を目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、情報処理装置は、プロセッサと、インタフェース回路と、メモリと、処理回路と、を備える。インタフェース回路は、デバイスが接続可能である。メモリは、プロセッサからのアクセスおよびインタフェース回路を介したデバイスからのアクセスが可能である。処理回路は、インタフェース回路がメモリからデータをリードするリード要求をデバイスから受信した場合、メモリがリード要求によって要求されたデータである第１データを正常に出力した場合であってもエラー通知を生成する。インタフェース回路は、エラー通知に基づき、リード要求に対応しデバイスに対する応答としてエラー応答を出力する。
【図面の簡単な説明】
【０００７】
実施形態にかかる情報処理装置の構成の一例を示す図。
実施形態の情報処理装置において実行されるターゲット領域が設定される動作を示す図。
システムメモリをリードするリード要求に応じた実施形態の情報処理装置の動作の一例の前半部分を説明するための図。
システムメモリをリードするリード要求に応じた実施形態の情報処理装置の動作の一例の後半部分を説明するための図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる情報処理装置および方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
（実施形態）
図１は、実施形態にかかる情報処理装置の構成の一例を示す図である。
【００１０】
情報処理装置ＩＰＤは、通信路１００を介してデバイスが接続可能に構成される。図１に示される例では、デバイスの一例として、メモリデバイスＭＤが情報処理装置ＩＰＤに接続されている。
（【００１１】以降は省略されています）

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