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公開番号2025000421
公報種別公開特許公報(A)
公開日2025-01-07
出願番号2023100263
出願日2023-06-19
発明の名称半導体集積回路及び受信装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H03M 1/12 20060101AFI20241224BHJP(基本電子回路)
要約【課題】アナログ信号に基づき好適にデジタル信号を生成する半導体集積回路、及び受信装置を提供する。
【解決手段】一実施形態の半導体集積回路は、第1信号が供給される入力端を有する第1バッファと、第1バッファの出力端に接続される第1端と第1ノードに接続される第2端とを有し、第1クロック信号に基づいて状態を切り替える第1スイッチング素子と、第1ノードに接続される第1端と接地される第2端とを有する第1キャパシタと、第1ノードに接続される第1端と第2ノードに接続される第2端とを有し、第1クロック信号に基づいて状態を切り替える第2スイッチング素子と、第2ノードに接続される入力端を有する第2バッファと、第2バッファからの第1出力から第1ビット列を判定するように構成された第1コンバータと、を備える。
【選択図】図4

特許請求の範囲【請求項１】
第１信号が供給される入力端を有する第１バッファと、
前記第１バッファの出力端に接続される第１端と、第１ノードに接続される第２端と、を有し、第１クロック信号に基づいて状態を切り替える第１スイッチング素子と、
前記第１ノードに接続される第１端と、接地される第２端と、を有する第１キャパシタと、
前記第１ノードに接続される第１端と、第２ノードに接続される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第２スイッチング素子と、
前記第２ノードに接続される入力端を有する第２バッファと、
前記第２バッファからの第１出力から第１ビット列を判定するように構成された第１コンバータと、
を備えた、
半導体集積回路。
続きを表示（約 2,500 文字）【請求項２】
前記第１スイッチング素子は、前記第１クロック信号が第１論理レベルの場合にオン状態となり、前記第１クロック信号が前記第１論理レベルと異なる第２論理レベルの場合にオフ状態となるように構成され、
前記第２スイッチング素子は、前記第１クロック信号が前記第１論理レベルの場合にオフ状態となり、前記第１クロック信号が前記第２論理レベルの場合にオン状態となるように構成された、
請求項１記載の半導体集積回路。
【請求項３】
前記第１信号と差動信号を構成する第２信号が供給される入力端を有する第３バッファと、
前記第３バッファの出力端に接続される第１端と、第３ノードに接続される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第３スイッチング素子と、
前記第３ノードに接続される第１端と、接地される第２端と、を有する第２キャパシタと、
前記第３ノードに接続される第１端と、第４ノードに接続される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第４スイッチング素子と、
前記第４ノードに接続される入力端を有する第４バッファと、
を備え、
前記第１コンバータは、前記第１出力、及び前記第４バッファからの第２出力から前記第１ビット列を判定するように構成された、
請求項１記載の半導体集積回路。
【請求項４】
前記第１スイッチング素子及び前記第３スイッチング素子は、前記第１クロック信号が第１論理レベルの場合にオン状態となり、前記第１クロック信号が前記第１論理レベルと異なる第２論理レベルの場合にオフ状態となるように構成され、
前記第２スイッチング素子及び前記第４スイッチング素子は、前記第１クロック信号が前記第１論理レベルの場合にオフ状態となり、前記第１クロック信号が前記第２論理レベルの場合にオン状態となるように構成された、
請求項３記載の半導体集積回路。
【請求項５】
前記第２ノードに接続される第１端と、前記第４ノードに接続される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第５スイッチング素子と、
前記第２バッファの出力端に接続される第１端と、前記第４バッファの出力端に接続される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第６スイッチング素子と、
を更に備えた、
請求項３記載の半導体集積回路。
【請求項６】
前記第１スイッチング素子、前記第３スイッチング素子、前記第５スイッチング素子、及び前記第６スイッチング素子は、前記第１クロック信号が第１論理レベルの場合にオン状態となり、前記第１クロック信号が前記第１論理レベルと異なる第２論理レベルの場合にオフ状態となるように構成され、
前記第２スイッチング素子及び前記第４スイッチング素子は、前記第１クロック信号が前記第１論理レベルの場合にオフ状態となり、前記第１クロック信号が前記第２論理レベルの場合にオン状態となるように構成された、
請求項５記載の半導体集積回路。
【請求項７】
前記第２ノードに接続される第１端と、前記第２バッファの出力端に接続される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第７スイッチング素子と、
前記第４ノードに接続される第１端と、前記第４バッファの出力端に接続される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第８スイッチング素子と、
を更に備えた、
請求項３記載の半導体集積回路。
【請求項８】
前記第１スイッチング素子、前記第３スイッチング素子、前記第７スイッチング素子、及び前記第８スイッチング素子は、前記第１クロック信号が第１論理レベルの場合にオン状態となり、前記第１クロック信号が前記第１論理レベルと異なる第２論理レベルの場合にオフ状態となるように構成され、
前記第２スイッチング素子及び前記第４スイッチング素子は、前記第１クロック信号が前記第１論理レベルの場合にオフ状態となり、前記第１クロック信号が前記第２論理レベルの場合にオン状態となるように構成された、
請求項７記載の半導体集積回路。
【請求項９】
前記第２ノードに接続される第１端と、接地される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第９スイッチング素子と、
前記第２バッファの出力端に接続される第１端と、接地される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第１０スイッチング素子と、
前記第４ノードに接続される第１端と、接地される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第１１スイッチング素子と、
前記第４バッファの出力端に接続される第１端と、接地される第２端と、を有し、前記第１クロック信号に基づいて状態を切り替える第１２スイッチング素子と、
を更に備えた、
請求項３記載の半導体集積回路。
【請求項１０】
前記第１スイッチング素子、前記第３スイッチング素子、前記第９スイッチング素子、前記第１０スイッチング素子、前記第１１スイッチング素子、及び前記第１２スイッチング素子は、前記第１クロック信号が第１論理レベルの場合にオン状態となり、前記第１クロック信号が前記第１論理レベルと異なる第２論理レベルの場合にオフ状態となるように構成され、
前記第２スイッチング素子及び前記第４スイッチング素子は、前記第１クロック信号が前記第１論理レベルの場合にオフ状態となり、前記第１クロック信号が前記第２論理レベルの場合にオン状態となるように構成された、
請求項９記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体集積回路及び受信装置に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
送信装置と受信装置とは伝送路を介して接続される。送信装置は、アナログ信号にデータを重畳し、このアナログ信号を出力する。受信装置は、伝送路を通過したアナログ信号を受信する。受信装置は、アナログ信号を処理する半導体集積回路を備える。受信装置は、アナログ信号に基づき、デジタル信号を生成する。受信装置は、生成されたデジタル信号に基づき、データを再生する。
【先行技術文献】
【特許文献】
【０００３】
特開２００８－７２４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
アナログ信号に基づき好適にデジタル信号を生成する半導体集積回路及び受信装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体集積回路は、第１バッファ、第２バッファ、第１スイッチング素子、第２スイッチング素子、第１キャパシタ、及び第１コンバータを備える。上記第１バッファは、第１信号が供給される入力端を有する。上記第１スイッチング素子は、上記第１バッファの出力端に接続される第１端と、第１ノードに接続される第２端と、を有し、第１クロック信号に基づいて状態を切り替える。上記第１キャパシタは、上記第１ノードに接続される第１端と、接地される第２端と、を有する。上記第２スイッチング素子は、上記第１ノードに接続される第１端と、第２ノードに接続される第２端と、を有し、上記第１クロック信号に基づいて状態を切り替える。上記第２バッファは、上記第２ノードに接続される入力端を有する。上記第１コンバータは、上記第２バッファからの第１出力から第１ビット列を判定するように構成される。
【図面の簡単な説明】
【０００６】
実施形態に係る受信装置を含む通信システムの構成の一例を示すブロック図。
実施形態に係る受信装置に含まれる受信回路の構成の一例を示すブロック図。
実施形態に係る受信回路に含まれるＡＤコンバータの構成の一例を示すブロック図。
実施形態に係るＡＤコンバータに含まれるサンプリングフロントエンドの一部の構成の一例を示すブロック図。
実施形態に係るＡＤコンバータに含まれるサンプリングフロントエンドにおける信号のトラック処理の一例を示す図。
実施形態に係るＡＤコンバータに含まれるサンプリングフロントエンドにおける信号のホールド処理の一例を示す図。
第１変形例に係るＡＤコンバータに含まれるサンプリングフロントエンドの一部の構成の一例を示すブロック図。
第２変形例に係るＡＤコンバータに含まれるサンプリングフロントエンドの一部の構成の一例を示すブロック図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００９】
１．実施形態
実施形態について説明する。
【００１０】
１．１構成
１．１．１通信システム
まず、実施形態に係る受信装置を含む通信システムの構成について説明する。図１は、実施形態に係る受信装置を含む通信システムの構成の一例を示すブロック図である。
（【００１１】以降は省略されています）

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