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公開番号2024179716
公報種別公開特許公報(A)
公開日2024-12-26
出願番号2023098769
出願日2023-06-15
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H01L 21/28 20060101AFI20241219BHJP(基本的電気素子)
要約【課題】不純物の拡散を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、第1絶縁膜31を備える。第1絶縁膜31は、絶縁膜5bと、上に電極材層6bを形成するバリアメタル層6aと、の間に設けられる。膜31は、カーボン(C)またはシリコン(Si)を含む層である。第1絶縁膜31を設けることにより、バリアメタル層6aの連続性を改善させることができ、かつ、電極材層6bのプリカーサ由来のフッ素(F)拡散による絶縁膜5bへのダメージを抑制することができ、これにより、電気特性劣化を抑制する。
【選択図】図7
特許請求の範囲【請求項１】
第１絶縁膜と、
導電層と、
前記第１絶縁膜と、前記導電層と、の間に設けられ、カーボン（Ｃ）またはシリコン（Ｓｉ）を含む膜と、
を備える、半導体装置。
続きを表示（約 820 文字）【請求項２】
前記膜と、前記導電層と、の間に設けられる第１バリアメタル膜をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記導電層は、タングステン（Ｗ）を含む、請求項２に記載の半導体装置。
【請求項４】
前記第１絶縁膜と、前記膜と、の間に設けられる第２バリアメタル膜をさらに備える、請求項１に記載の半導体装置。
【請求項５】
前記第２バリアメタル膜は、カーボンまたはシリコンを含む、請求項４に記載の半導体装置。
【請求項６】
前記導電層は、タングステンを含み、
前記膜は、ボロン（Ｂ）をさらに含む、請求項４または請求項５に記載の半導体装置。
【請求項７】
前記導電層は、モリブデン（Ｍｏ）を含む、請求項１に記載の半導体装置。
【請求項８】
前記第１絶縁膜と、前記導電層と、の間におけるカーボンの濃度は、所定値以上である、請求項２に記載の半導体装置。
【請求項９】
前記所定値は、１×１０
１９
ａｔｏｍ／ｃｍ
３
である、請求項８に記載の半導体装置。
【請求項１０】
絶縁層と前記導電層が交互に第１方向に沿って積層された積層体と、
前記積層体内に前記第１方向に沿って配置された半導体層と、
前記積層体と前記半導体層との間に前記第１方向に沿って配置された第２絶縁膜と、
前記積層体と前記第２絶縁膜との間に前記第１方向に沿って配置された第３絶縁膜と、
前記積層体と前記第３絶縁膜との間に前記第１方向に沿って配置された第４絶縁膜と、
をさらに備え、
前記第１絶縁膜は、前記導電層と、前記絶縁層および前記第４絶縁膜と、の間に配置される、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
半導体装置としてメモリセルを３次元に配置したＮＡＮＤフラッシュメモリが知られている。また、製造段階等における不純物の拡散は、電気特性の劣化につながる可能性がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１４－３８９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
不純物の拡散を抑制することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、第１絶縁膜と、導電層と、膜と、を備える。膜は、第１絶縁膜と、導電層と、の間に設けられ、カーボン（Ｃ）またはシリコン（Ｓｉ）を含む。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置の構造を示す斜視図。
第１実施形態の半導体装置の製造方法を示す断面図。
第１実施形態の半導体装置の製造方法を示す断面図。
第１実施形態の半導体装置の製造方法を示す断面図。
第１実施形態の半導体装置の製造方法を示す断面図。
第１実施形態の半導体装置の製造方法を示す断面図。
第１実施形態の半導体装置の構造を示す断面図。
第１実施形態の半導体装置の製造方法を示す断面図。
第１実施形態の半導体装置の製造方法を示す断面図。
第１実施形態の半導体装置の製造方法を示す断面図。
第１実施形態の半導体装置の製造方法を示す断面図。
第１実施形態におけるカーボンの濃度分布を示すグラフ。
第１実施形態の第１比較例の半導体装置の製造方法を示す断面図。
第１実施形態の第２比較例の半導体装置の製造方法を示す断面図。
第１実施形態の第２比較例の半導体装置の製造方法を示す断面図。
第２実施形態の半導体装置の構造を示す断面図。
第２実施形態の半導体装置の製造方法を示す断面図。
第２実施形態の半導体装置の製造方法を示す断面図。
第２実施形態の半導体装置の製造方法を示す断面図。
第２実施形態の半導体装置の製造方法を示す断面図。
第２実施形態の比較例の半導体装置の製造方法を示す断面図。
第２実施形態の比較例の半導体装置の製造方法を示す断面図。
第２実施形態の比較例の半導体装置の製造方法を示す断面図。
第３実施形態の半導体装置の構造を示す断面図。
第３実施形態の半導体装置の製造方法を示す断面図。
第３実施形態の半導体装置の製造方法を示す断面図。
第４実施形態の半導体装置の構造を示す断面図。
第４実施形態の半導体装置の製造方法を示す断面図。
第４実施形態の半導体装置の製造方法を示す断面図。
第４実施形態の比較例の半導体装置の構造を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す斜視図である。図１の半導体装置は、例えば３次元型のＮＡＮＤメモリである。
【０００９】
図１の半導体装置は、コア絶縁膜１と、チャネル半導体層２と、トンネル絶縁膜３と、電荷蓄積膜４と、ブロック絶縁膜５と、電極層６とを備えている。ブロック絶縁膜５は、絶縁膜５ａと、絶縁膜５ｂとを含んでいる。電極層６は、バリアメタル層６ａと、電極材層６ｂとを含んでいる。絶縁膜５ａは第１絶縁膜の例であり、トンネル絶縁膜３は第２絶縁膜の例であり、チャネル半導体層２は第１半導体層の例である。トンネル絶縁膜３、電荷蓄積膜４、およびブロック絶縁膜５は、セル積層膜とも呼ばれる。
【００１０】
本実施形態の半導体装置は、基板上に複数の電極層と複数の絶縁層とが交互に積層されており、これらの電極層および絶縁層内にメモリホールＨ１が設けられている。図１は、これらの電極層のうちの１つの電極層６を示している。これらの電極層は例えば、ＮＡＮＤメモリのワード線として機能する。図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。
（【００１１】以降は省略されています）

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