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公開番号2024147727
公報種別公開特許公報(A)
公開日2024-10-16
出願番号2024114714,2021555897
出願日2024-07-18,2020-08-26
発明の名称情報処理装置の動作方法
出願人株式会社半導体エネルギー研究所
代理人
主分類G11C 11/404 20060101AFI20241008BHJP(情報記憶)
要約【課題】回路面積が小さく、消費電力が低減された情報装置を適用する。
【解決手段】NAND型の記憶部と、コントローラと、を有する情報処理装置である。また、記憶部は、それぞれブロックの異なる、第1ストリングと、第2ストリングと、を有する。第1ストリングは、第1メモリセルを有し、第2ストリングは、第2メモリセルを有する。コントローラは、第1データと、第1データを書き込む命令を含む信号と、を受け取ることで、第1データを第1メモリセルに書き込みを行う。また、コントローラは、その後、第1メモリセルから第1データを読み出して、第2メモリセルに第1データを書き込む。
【選択図】図2
特許請求の範囲【請求項１】
演算処理装置と、記憶装置と、複数の配線と、を有し、
前記記憶装置は複数のストリングを有し、
前記複数のストリングの一つは、前記複数の配線の一つを介して前記演算処理装置と電気的に接続された情報処理装置の動作方法であって、
シリアル伝送によって入力された第１データを、
複数の第２データに変換し、
前記複数の第２データを前記複数の配線毎に分配し、
トリガー信号に応じて前記複数の第２データを前記複数のストリングに同時に供給する前記情報処理装置の動作方法。
続きを表示（約 190 文字）【請求項２】
請求項１において、
前記ストリングは、複数のメモリセルを有し、
前記メモリセルは、酸化物半導体を含み、
前記酸化物半導体は、インジウムを含む金属酸化物である前記情報処理装置の動作方法。
【請求項３】
請求項１または請求項２において、
前記記憶装置は、ＮＡＮＤ型の記憶装置である前記情報処理装置の動作方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、情報処理装置、及び情報処理装置の動作方法に関する。
続きを表示（約 2,300 文字）【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、情報処理装置、システム、それらの動作方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
【背景技術】
【０００３】
情報処理装置の低消費電力化を目的とした研究開発が盛んに行われており、ＣＰＵ等の集積回路（ＩＣ）や記憶装置の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分けると、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ－ｉｎｄｕｃｅｄｄｒａｉｎｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ＩＣの高性能化や高集積化の大きな壁となっている。
【０００４】
集積回路や記憶装置などの半導体装置、又は当該半導体装置を含む情報処理装置の消費電力の低減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。ＣＰＵでパワーゲーティングを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップすることが必要となる。
【０００５】
チャネル形成領域に酸化物半導体（ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）が含まれているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある。）のオフ電流が極めて小さいという特性を利用して、電源オフ状態でもデータを保持することが可能なメモリ回路が提案されている。例えば、非特許文献１には、ＯＳトランジスタを用いたバックアップ回路を備えたＯＳ－ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が開示されている。非特許文献１には、ＯＳ－ＳＲＡＭを搭載したマイクロプロセッサは、通常動作に影響なく、短い損益分岐時間（ＢＥＴ）でのパワーゲーティングが可能であることが開示されている。
【先行技術文献】
【非特許文献】
【０００６】
Ｔ．Ｉｓｈｉｚｕｅｔａｌ．、Ｉｎｔ．ＭｅｍｏｒｙＷｏｒｋｓｈｏｐ、２０１４、ｐｐ．１０６－１０３．
【０００７】
Ｓ．Ｂａｒｔｌｉｎｇｅｔａｌ．、ＩＳＳＣＣＤｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４３２－４３４、２０１３．
Ｎ．Ｓａｋｉｍｕｒａｅｔａｌ．、ＩＳＳＣＣＤｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１８４－１８５、２０１４．
ＶＫ．Ｓｉｎｇｈａｌｅｔａｌ．、ＩＳＳＣＣＤｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１４８－１４９、２０１５．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一例として、ＮＡＮＤ型の記憶装置などにおいて、書き込み用データの入力の速度（単位時間あたりに入力される情報量）は記憶部へのデータの書き込み速度よりも遅い。記憶装置におけるキャッシュメモリは、記憶装置に入力された書き込み用データを一時的に保持することで、記憶装置への書き込み用データの入力速度を下げることなく、記憶部へのデータの書き込みを行うことができる。また、記憶部からのデータの読み出し速度は、記憶装置からの読み出しデータの出力の速度（単位時間あたりに出力される情報量）よりも遅い。記憶装置におけるキャッシュメモリは、記憶装置から読み出したデータを一時的に保持することで、記憶装置からの読み出しデータの読み出し速度を下げることなく、記憶部からのデータの読み出しを行うことができる。
【０００９】
また、一例として、キャッシュメモリは、記憶部に保持されているデータの並び替え、消去に関係ないデータの退避などを行うときに、データを一時的に保持する機能を有する。
【００１０】
キャッシュメモリには、例えば、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）が適用されている。そのため、キャッシュメモリと、ＮＡＮＤ型の記憶装置とは、それぞれ別のプロセスで作成されるため、別々のチップとして作成される。このため、キャッシュメモリと、ＮＡＮＤ型の記憶装置と、の間にはバス配線を設ける必要があり、記憶装置の回路面積が大きくなる場合がある。また、バス配線の長さによっては、バス配線に流れる信号の消費電力が大きくなる場合がある。
（【００１１】以降は省略されています）

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