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公開番号2024146170
公報種別公開特許公報(A)
公開日2024-10-15
出願番号2023058910
出願日2023-03-31
発明の名称半導体記憶装置及びテスト方法
出願人ラピステクノロジー株式会社
代理人弁理士法人太陽国際特許事務所
主分類G11C 29/50 20060101AFI20241004BHJP(情報記憶)
要約【課題】メモリセルの劣化を考慮したマージンテストを行うことができる半導体記憶装置及びテスト方法を提供する。
【解決手段】行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって1ビットのデータが記憶される半導体記憶装置であって、前記一対のビット線毎に設けられた読出制御回路と、第1の制御線に制御端子が接続された第1のスイッチング素子により、前記一対のビット線のうちの一方のビット線における前記メモリセルと前記読出制御回路との間に接続される第1の容量素子群と、第2の制御線に制御端子が接続された第2のスイッチング素子により、前記一対のビット線のうちの他方のビット線における前記メモリセルと前記読出制御回路との間に接続される第2の容量素子群と、を含むテスト回路と、を備えた半導体記憶装置。
【選択図】図1
特許請求の範囲【請求項１】
行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置であって、
前記一対のビット線毎に設けられた読出制御回路と、
第１の制御線に制御端子が接続された第１のスイッチング素子により、前記一対のビット線のうちの一方のビット線における前記メモリセルと前記読出制御回路との間に接続される第１の容量素子群と、第２の制御線に制御端子が接続された第２のスイッチング素子により、前記一対のビット線のうちの他方のビット線における前記メモリセルと前記読出制御回路との間に接続される第２の容量素子群と、を含むテスト回路と、
を備えた半導体記憶装置。
続きを表示（約 610 文字）【請求項２】
前記メモリセルの動作マージンのテストを行う場合、
前記第１の制御線には、Ｈレベルの信号及びＬレベルの信号のうちの一方の信号が流れ、
前記第２の制御線には、Ｈレベルの信号及びＬレベルの信号のうちの他方の信号が流れる
請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは、ＳＲＡＭ（Static Random Access Memory）である
請求項１に記載の半導体記憶装置。
【請求項４】
行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置における前記メモリセルの動作マージンのテスト方法であって、
第１の制御線に制御端子が接続された第１のスイッチング素子をオン状態にして、前記一対のビット線のうちの一方のビット線における前記メモリセルと読出制御回路との間に第１の容量素子群を接続した状態とし、
第２の制御線に制御端子が接続された第２のスイッチング素子をオフ状態にして、前記一対のビット線のうちの他方のビット線における前記メモリセルと前記読出制御回路との間に第２の容量素子群が接続されない状態とし、
前記一対のビット線毎に設けられた読出制御回路から信号を出力させる
テスト方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体記憶装置及びテスト方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
一般に、メモリセルからデータを読み出す際に、ビット線に電荷をプリチャージする不揮発性のメモリが知られている。このようなメモリについて、図４には、メモリセルＭＣＥＬＬからデータを読み出す際に、ビット線ＢＬ／ＢＬＮに電化をプリチャージする、従来の半導体記憶装置１１０の構成の一例が示されている。また、図５には、図４に示した半導体記憶装置１１０における読み出し動作の際のタイムチャートの一例が示されている。
【０００３】
図４に示した半導体記憶装置１１０は、行列状に配置された複数のＭＣＥＬＬ（ＭＣＥＬＬ１，２）、ＲＯＷデコーダ１１２、プリチャージ回路１１４、及びリードアンプ１１６を備える。
【０００４】
図４に示した半導体記憶装置１１０では、一対のビット線ＢＬ／ＢＬＮに対応する一対のメモリセルＭＣＥＬＬ１／ＭＣＥＬＬ２により、１ビットのデータを記憶する。メモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２は、ビット線ＢＬまたはビット線ＢＬＮにドレインが接続され、ワード線ＷＬにゲートが接続され、ＧＮＤ電位に設定されたソース線ＳＬにソースが接続されている
【０００５】
プリチャージ回路１１４は、メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２からデータを読み出す際に、ビット線ＢＬ／ＢＬＮに電化をプリチャージする。図４に示すように、プリチャージ回路１１４は、ビット線ＢＬまたはビット線ＢＬＮがドレインに接続され、ＰＲＥＣ信号を供給する信号線がゲートに接続され、また電源電圧Ｖｄｄにソースが接続された、複数のＰＭＯＳトランジスタＰ１、Ｐ２を含む。リードアンプ１１６は、一対のビット線ＢＬ／ＢＬＮ毎に設けられている。
【０００６】
データを読み出す場合、図５に示すように、まず、タイミングｔ１０１でＰＲＥＣ信号がＨレベルからＬレベルに遷移することによって、ビット線対ＢＬ／ＢＬＮの電位が電源Ｖｄｄによりプリチャージされ、ＬレベルからＨレベルになることによりビット線対ＢＬ／ＢＬＮはプリチャージされた状態でフローティングとなる。
【０００７】
次にタイミングｔ１０２でＲＯＷデコーダ１１２がワード線ＷＬ＜０＞～＜ｎ＞のうちの１つを選択する。これにより、選択されたワード線ＷＬのレベルがＬレベルからＨレベルに立ち上がる。これにより、選択されたワード線ＷＬにゲートが接続されたメモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２がオン状態になり、ビット線対ＢＬ／ＢＬＮの配線容量の電荷を、ＭＣＥＬＬ電流で引き抜くことによって、ビット線対ＢＬ／ＢＬＮのレベルをＨレベルからＬレベルに遷移させる。
【０００８】
メモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２には、消去（「０」）とプログラム（「１」）の２種類の状態がある。消去状態はメモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２のソース－ドレイン間に電流が多く流れる状態である。また、プログラム状態は、ソース－ドレイン間に電流が流れにくい状態である。書込み動作によって、メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２では、消去／プログラム、或いはプログラム／消去の相反する状態となっている。この相反する状態によって、フローティング状態であるビット線対ＢＬ／ＢＬＮでは、Ｌレベルへの遷移時間が異なり、ビット線ＢＬ、ＢＬＮのいずれかが、より速くＬレベルに達する。リードアンプ１１６から出力されるデータＤｏｕｔは、メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２に記憶されているデータであり、ビット線対ＢＬ／ＢＬＮのレベルに応じたレベルとなる。
【０００９】
一般に、このような半導体記憶装置に対してメモリセルの読み出しマージンテストが行われている。マージンテストを行うための技術として、例えば、特許文献１には、ＤＲＡＭにおいて、テストモードにおける読み出しの際に、予め電荷を蓄積させたテスト用の固定容量をビット線に接続させ、電荷再分配によりビット線に生じる電位差を検出しにくくすることで、動作マージンの小さなメモリセル等を検出する技術が記載されている。
【００１０】
また例えば、特許文献２には、メモリセルに接続される一対のビット線と、一対のビット線からビット線を指定する指定回路と、を備えたＳＲＡＭのテストモードにおいて、指定回路によって指定されたビット線に容量素子を接続し、指定されたビット線の電圧を、第１電圧と第２電圧との間の電圧に設定する技術が記載されている。
【先行技術文献】
【特許文献】
（【００１１】以降は省略されています）

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