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公開番号2024143848
公報種別公開特許公報(A)
公開日2024-10-11
出願番号2023056756
出願日2023-03-30
発明の名称半導体記憶装置
出願人ラピステクノロジー株式会社
代理人弁理士法人太陽国際特許事務所
主分類G11C 16/10 20060101AFI20241003BHJP(情報記憶)
要約【課題】メモリセルの書き込み特性をより向上させることができる半導体記憶装置を提供する。
【解決手段】制御端がワード線に接続され、一端がソース線に接続され、かつ他端がビット線に接続されたメモリセルを複数備えた半導体記憶装置であって、書込電圧を昇圧する昇圧回路と、前記昇圧回路により昇圧された前記書込電圧に応じたソース電圧をソース線に供給するソースドライバと、前記ソース線のソース電圧が所定の書込電圧となるように前記昇圧回路により昇圧される前記書込電圧の電位を制御する制御部と、を備えた半導体記憶装置。
【選択図】図1
特許請求の範囲【請求項１】
制御端がワード線に接続され、一端がソース線に接続され、かつ他端がビット線に接続されたメモリセルを複数備えた半導体記憶装置であって、
書込電圧を昇圧する昇圧回路と、
前記昇圧回路により昇圧された前記書込電圧に応じたソース電圧をソース線に供給するソースドライバと、
前記ソース線のソース電圧が所定の書込電圧となるように前記昇圧回路により昇圧される前記書込電圧の電位を制御する制御部と、
を備えた半導体記憶装置。
続きを表示（約 410 文字）【請求項２】
前記昇圧回路は、比較対象の電圧と前記所定の書込電圧とを比較した比較結果に基づいて、前記書込電圧を昇圧し、
前記制御部は、前記比較対象の電圧を前記書込電圧、及び前記ソース電圧のいずれかに切り替える切替回路と、モニタ用ソース線に一端が接続された複数のモニタ用メモリセル、及び前記昇圧回路により昇圧された前記書込電圧に応じたソース電圧を前記モニタ用ソース線に供給するモニタ用ソースドライバを含むモニタ回路と、を含む
請求項１に記載の半導体記憶装置。
【請求項３】
前記昇圧回路は、比較対象の電圧と前記所定の書込電圧とを比較した比較結果に基づいて、前記書込電圧を昇圧し、
前記制御部は、前記比較対象の電圧を前記書込電圧、及び前記ソース電圧のいずれかに切り替える切替回路と、前記ソース線と先記切替回路とを接続する接続回路と、を含む
請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
ホットエレクトロンによる電荷注入を行う不揮発メモリ等の書込み動作では、昇圧回路により昇圧した書込電圧が用いられる。
【０００３】
例えば、文献１には、ワード線、ソース線、及びビット線に接続された複数のメモリセルと、ワード線及びソース線を駆動するドライバー回路と、消去及び書き換え用の電圧を生成し、ドライバー回路に消去及び書き換え用の電圧を供給する昇圧回路と、を備えた不揮発性記憶装置が記載されている。
【０００４】
また、文献２には、集積回路の動作／機能設定情報を記憶する設定情報メモリを含む機能設定信号発生回路と、電源電圧を昇圧電圧に昇圧する昇圧回路と、昇圧電圧が設定レベルに達したが否かを検知する検知回路と、昇圧電圧が設定レベルに達したことを検知した後、昇圧電圧を使用して設定情報メモリから集積回路の動作／機能設定情報を読み出す半導体集積回路装置が記載されている。
【０００５】
図５には、このように昇圧回路により昇圧された書込電圧を用いてデータの書き込みを行う、従来の半導体記憶装置１００の構成の一例が示されている。また、図６には、図５に示した半導体記憶装置１００のタイムチャートの一例が示されている。なお、図６は、行選択線ＲＡＤＤ＜０＞が選択され、ビット線ＢＬ＜０＞に接続されたメモリセルＭＣＥＬＬ＜０＞に「１」を書き込み、ビット線ＢＬ＜１＞に接続されたメモリセルＭＣＥＬＬ＜１＞に「０」を書き込む場合が示されている。
【０００６】
図５に示すように、半導体記憶装置１００は、昇圧回路１１０及びメモリアレイブロック１１４を備える。昇圧回路１１０は、書き込みに最適な電圧として定められた基準書込電圧Ｖｒｅｆと同電圧になるように書込電圧Ｖｐｐを昇圧する機能を有する。昇圧回路１１０は、クロック発生回路１２０、昇圧ポンプ１２２、及び昇圧レベルセンサ１２４を含む。昇圧イネーブル信号ＥＮがＨレベルになるとクロック発生回路１２０が動作し、昇圧ポンプ１２２がクロック信号ＣＬＫ及びＣＬＫＢに応じて動作し、書込電圧Ｖｐｐを昇圧する。昇圧レベルセンサ１２４は、書込電圧Ｖｐｐと基準書込電圧Ｖｒｅｆとを比較し、書込電圧Ｖｐｐが基準書込電圧Ｖｒｅｆに達すると、Ｌレベルのお知らせ信号ＳＮがクロック発生回路１２０に出力され、クロック発生回路１２０の動作が停止し、書込電圧Ｖｐｐの昇圧が停止する。
【０００７】
メモリセルＭＣＥＬＬに書き込みを行う場合、ＲＯＷデコーダ１４０により行選択線ＲＡＤＤが選択されてＬレベルになり（図６、ｔ０４）、ワードドライバ１５０のＰＭＯＳトランジスタ１６０がオン状態になり、ＮＭＯＳトランジスタ１６２がオフ状態となる。これにより、ワード線ＷＬに電源電圧Ｖｄｄが供給され、ワード線ＷＬがＨレベルになる（図６、ｔ０４）。また、ソースドライバ１５２のＰＭＯＳトランジスタ１６４がオン状態になり、ＮＯＭＯＳトランジスタ１６６がオフ状態となる。これにより、ソース線ＳＬに書込電圧Ｖｐｐが供給され、ソース線ＳＬがＨレベルになる（図６、ｔ０４）。
【０００８】
メモリセルＭＣＥＬＬに「０」を書き込む場合、ビット線ＢＬの電位がＬベルとなり、ソース線ＳＬと、ビット線ＢＬとの間に書き込み電流が流れ、メモリセルＭＣＥＬＬに電荷が注入される。一方、メモリセルＭＣＥＬＬに「１」を書き込む場合、ビット線ＢＬの電位がＨベルとなり、ソース線ＳＬと、ビット線ＢＬとの間に書き込み電流が流れないため、メモリセルＭＣＥＬＬに電荷が注入されず、状態を維持する。
【先行技術文献】
【特許文献】
【０００９】
特開２０１９－２２０２４２号公報
特開２００６－２２１８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図５に示した半導体記憶装置１００では、ソースドライバ１５２における抵抗、具体的には、ＰＭＯＳトランジスタ１６４及びＮＯＭＯＳトランジスタ１６６の抵抗、及び配線抵抗等により、ソース線ＳＬの電位が書込電圧Ｖｐｐよりも低下する。そのため、ソース線ＳＬの電位は、基準書込電圧Ｖｒｅｆよりも低く（Ｖｒｅｆ－α）なってしまう。
（【００１１】以降は省略されています）

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