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公開番号2024142678
公報種別公開特許公報(A)
公開日2024-10-11
出願番号2023054923
出願日2023-03-30
発明の名称メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 29/34 20060101AFI20241003BHJP(情報記憶)
要約【課題】製品出荷前の工程において、テスト時間を短縮でき、かつ必要なデータの書き込みタイミングの自由度を向上させることができるメモリ装置を提供する。
【解決手段】メモリ装置(5)は、アドレス選択部(3)を備え、前記アドレス選択部は、アドレス一部非選択信号に基づいてワードラインのうち一部を非選択とするためのアドレス選択信号を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部(33)を有し、前記アドレス選択信号によって選択された単位ビット記憶部(11)においては、データセル(CL)に対して一括消去および一括書き込みが行われ、前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない。
【選択図】図12
特許請求の範囲【請求項１】
１ビットのデータを記憶するための少なくとも１つのデータセルから構成される単位ビット記憶部を有し、当該単位ビット記憶部が複数並んで構成されるデータ記憶部と、
前記単位ビット記憶部のそれぞれに対応するワードラインを選択するように構成されるアドレス選択部と、
を備え、
前記アドレス選択部は、
アドレス制御信号が入力可能であり、前記アドレス制御信号に基づいて１本の前記ワードラインを選択するための第１出力信号を生成可能に構成されるワードライン選択部と、
アドレス全選択信号と前記第１出力信号とが入力可能であり、前記アドレス全選択信号に基づいてすべての前記ワードラインを選択するための第２出力信号を生成可能に構成されるワードライン全選択部と、
アドレス一部非選択信号と前記第２出力信号とが入力可能であり、前記アドレス一部非選択信号に基づいて前記ワードラインのうち一部を非選択とするためのアドレス選択信号を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部と、
を有し、
前記アドレス選択信号によって選択された前記単位ビット記憶部においては、前記データセルに対して一括消去および一括書き込みが行われ、
前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない、メモリ装置。
続きを表示（約 770 文字）【請求項２】
前記アドレス一部非選択部は、前記アドレス制御信号、前記アドレス全選択信号、および前記アドレス一部非選択信号の組み合わせに応じて、１本の前記ワードラインの選択、すべての前記ワードラインの選択、一部の前記ワードラインの非選択を切替えて前記アドレス選択信号を出力する、請求項１に記載のメモリ装置。
【請求項３】
前記ワードライン全選択部は、すべての前記ワードラインを選択することを示す前記アドレス全選択信号が入力された場合、前記第１出力信号にかかわらず、すべての前記ワードラインを選択するための前記第２出力信号を生成する、請求項１に記載のメモリ装置。
【請求項４】
前記ワードライン一部非選択部は、一部の前記ワードラインを非選択とすることを示す前記アドレス一部非選択信号が入力された場合、１本の前記ワードラインを選択するための前記第１出力信号を論理反転させて前記アドレス選択信号を生成する、請求項１に記載のメモリ装置。
【請求項５】
前記アドレス一部非選択信号は、第１信号と第２信号とを含み、
前記ワードライン一部非選択部は、一部の前記ワードラインを非選択とすることを示す前記第１信号が入力された場合、すべての前記ワードラインを選択するための前記第２出力信号と、前記第２信号に基づいた論理値との論理積によって前記アドレス選択信号を生成する、請求項１に記載のメモリ装置。
【請求項６】
前記データ記憶部は、２つ以上の前記データセルを含む前記単位ビット記憶部が前記複数並べられて構成されるメモリアレイである、請求項１に記載のメモリ装置。
【請求項７】
前記データセルは、２つのメモリセルを有する相補型セルである、請求項１に記載のメモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、メモリ装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
従来、メモリセルを有するメモリ装置が知られている。メモリセルは、メモリトランジスタを含む。メモリトランジスタには、例えば、コントロールゲートおよびフローティングゲートを有し、上記フローティングゲートに隣接した酸化膜に高電圧を印加することでフローティングゲートに対して電子の注入・引き抜きを行い、消去（イレース）・書き込み（プログラム）を行うものがある（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１７４４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリ装置においては、１ビットのデータを記憶するためのデータセルがメモリセルによって構成される。例えば、相補型セルと呼ばれるデータセルは、２つのメモリセルによって構成される。
【０００５】
メモリ装置では、すべてのデータセルについて正常にデータをプログラムできるかを確認するテストを製品出荷前に行う必要がある。上記のようなテストのテスト時間を短縮することが要望される。また、必要なデータを書き込むタイミングが、テスト工程よりも後の工程に限定されることは望ましくない。
【０００６】
上記状況に鑑み、本開示は、製品出荷前の工程において、テスト時間を短縮でき、かつ必要なデータの書き込みタイミングの自由度を向上させることができるメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
例えば、本開示に係るメモリ装置は、
１ビットのデータを記憶するための少なくとも１つのデータセルから構成される単位ビット記憶部を有し、当該単位ビット記憶部が複数並んで構成されるデータ記憶部と、
前記単位ビット記憶部のそれぞれに対応するワードラインを選択するように構成されるアドレス選択部と、
を備え、
前記アドレス選択部は、
アドレス制御信号が入力可能であり、前記アドレス制御信号に基づいて１本の前記ワードラインを選択するための第１出力信号を生成可能に構成されるワードライン選択部と、
アドレス全選択信号と前記第１出力信号とが入力可能であり、前記アドレス全選択信号に基づいてすべての前記ワードラインを選択するための第２出力信号を生成可能に構成されるワードライン全選択部と、
アドレス一部非選択信号と前記第２出力信号とが入力可能であり、前記アドレス一部非選択信号に基づいて前記ワードラインのうち一部を非選択とするためのアドレス選択信号を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部と、
を有し、
前記アドレス選択信号によって選択された前記単位ビット記憶部においては、前記データセルに対して一括消去および一括書き込みが行われ、
前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない構成としている。
【発明の効果】
【０００８】
本開示に係るメモリ装置によれば、製品出荷前の工程において、テスト時間を短縮でき、かつ必要なデータの書き込みタイミングの自由度を向上させることができる。
【図面の簡単な説明】
【０００９】
図１は、メモリセルの構成を示す図である。
図２は、メモリトランジスタの縦構造を示す図である。
図３Ａは、プログラム状態（書き込み状態）としたメモリトランジスタを含むメモリセルを示す図である。
図３Ｂは、イレース状態（消去状態）としたメモリトランジスタを含むメモリセルを示す図である。
図４は、プログラム状態とイレース状態におけるゲート電圧とドレイン電流との関係を示す図である。
図５は、データセル（相補型セル）を示す図である。
図６は、データセルのデータ状態（記憶状態）と、各データ状態に対応するゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す図である。
図７は、第１比較例に係るデータ記憶部およびその周辺回路の構成を示す図である。
図８は、第２比較例に係るデータ記憶部およびその周辺回路の構成を示す図である。
図９は、メモリ装置の製品出荷前におけるテスト工程の一例を示す図である（比較例）。
図１０は、本開示の例示的な実施形態に係るデータ記憶部およびその周辺回路の構成を示す図である。
図１１は、メモリ装置の製品出荷前におけるテスト工程の一例を示す図である（本開示の実施形態）。
図１２は、本開示の例示的な実施形態に係るメモリ装置のブロック図である。
図１３は、ワードラインが４本である場合のアドレス選択部の内部構成を示す図である。
図１４Ａは、図１３におけるＷＬ選択部の回路構成例を示す図である。
図１４Ｂは、図１４Ａに示す回路構成による真理値表である。
図１５Ａは、図１３におけるＷＬ選択部およびＷＬ全選択部の回路構成例を示す図である。
図１５Ｂは、図１５Ａに示す回路構成による真理値表である。
図１６Ａは、図１３におけるＷＬ選択部、ＷＬ全選択部、およびＷＬ一部非選択部の回路構成例を示す図である。
図１６Ｂは、図１６Ａに示す回路構成による真理値表である。
図１７Ａは、アドレス一部非選択部の変形例を示す図である。
図１７Ｂは、図１７Ａに示す回路構成による真理値表である。
図１８は、図１３に示す構成の変形例を示す図である。
【発明を実施するための形態】
【００１０】
以下に、本開示の例示的な実施形態について図面を参照して説明する。
（【００１１】以降は省略されています）

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