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公開番号2024135254
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023045850
出願日2023-03-22
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 5/14 20060101AFI20240927BHJP(情報記憶)
要約【課題】低消費電力の記憶装置を提供する。
【解決手段】一実施形態による記憶装置は、メモリセルと、メモリセルへのデータの書込み及びメモリセルからのデータの読出しにおいて使用される第1回路と、第1回路をイネーブルにする第1レベルの第1信号を出力する論理回路と、を備え、データ信号を受け取る。論理回路は、記憶している第1情報に基づくレベルの第2信号を出力するラッチ回路を備え、記憶装置の外部から第3信号、第4信号、及び第5信号を受け取り、第2レベルの第2信号、第3レベルの第4信号、及び第4レベルの第5信号の論理和と第5レベルの第3信号との否定論理積を第1信号として出力する。
【選択図】図7

特許請求の範囲【請求項１】
メモリセルと、
前記メモリセルへのデータの書込み及び前記メモリセルからのデータの読出しにおいて使用される第１回路と、
前記第１回路をイネーブルにする第１レベルの第１信号を出力する論理回路と、
を備え、データ信号を受け取る記憶装置であって、
前記論理回路は、
記憶している第１情報に基づくレベルの第２信号を出力するラッチ回路を備え、
前記記憶装置の外部から第３信号、第４信号、及び第５信号を受け取り、
第２レベルの前記第２信号、第３レベルの前記第４信号、及び第４レベルの前記第５信号の論理和と第５レベルの前記第３信号との否定論理積を前記第１信号として出力する、
記憶装置。
続きを表示（約 950 文字）【請求項２】
前記第１情報は、前記記憶装置の外部から受け取られるコマンドに基づく、
請求項１に記載の記憶装置。
【請求項３】
前記第１情報は、前記記憶装置が選択されている場合、前記第２レベルを有する、
請求項２に記載の記憶装置。
【請求項４】
前記第３信号は、前記記憶装置のイネーブル及びディセーブルを指示し、
前記記憶装置は、
前記第３レベルの前記第４信号と並行して受け取られる前記データ信号をコマンドとして用い、
前記第４レベルの前記第５信号と並行して受け取られる前記データ信号をアドレス情報として用いる、
請求項３に記載の記憶装置。
【請求項５】
前記第５レベルの前記第３信号は、前記記憶装置のイネーブルを指示する、
請求項４に記載の記憶装置。
【請求項６】
前記第３レベルは、ハイレベルであり、
前記第４レベルは、ハイレベルであり、
前記第５レベルは、ローレベルである、
請求項５に記載の記憶装置。
【請求項７】
前記第３信号は、前記記憶装置のイネーブル及びディセーブルを指示し、
前記記憶装置は、
前記第３レベルの前記第４信号と並行して受け取られる前記データ信号をコマンドとして用い、
前記第４レベルの前記第５信号と並行して受け取られる前記データ信号をアドレス情報として用いる、
請求項３に記載の記憶装置。
【請求項８】
前記第５レベルの前記第３信号は、前記記憶装置のイネーブルを指示する、
請求項７に記載の記憶装置。
【請求項９】
前記第３レベルは、ハイレベルであり、
前記第４レベルは、ハイレベルであり、
前記第５レベルは、ローレベルである、
請求項８に記載の記憶装置。
【請求項１０】
前記第１回路は、
前記データ信号を受け取る入出力回路と、
受け取られた電圧から別の電圧を生成する電圧生成回路と、
を備える、
請求項１に記載の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、概して記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体を使用した記憶装置が知られている。記憶装置は、より少ない電流しか消費しないことを求められる。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０８６０２５０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低消費電力の記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置は、メモリセルと、上記メモリセルへのデータの書込み及び上記メモリセルからのデータの読出しにおいて使用される第１回路と、上記第１回路をイネーブルにする第１レベルの第１信号を出力する論理回路と、を備え、データ信号を受け取る。上記論理回路は、記憶している第１情報に基づくレベルの第２信号を出力するラッチ回路を備え、上記記憶装置の外部から第３信号、第４信号、及び第５信号を受け取り、第２レベルの上記第２信号、第３レベルの上記第４信号、及び第４レベルの上記第５信号の論理和と第５レベルの上記第３信号との否定論理積を上記第１信号として出力する。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態の記憶装置を含んだメモリシステムの例を示す。
図２は、第１実施形態の記憶装置と接続されるメモリコントローラの構成要素及び接続の例を示す。
図３は、第１実施形態の記憶装置の構成要素及び接続の例を示す。
図４は、第１実施形態の記憶装置の幾つかの構成要素及び送受信される信号の例を示す。
図５は、第１実施形態の記憶装置のロジック制御回路の構成要素及びロジック制御回路によって行われる論理演算の例を示す。
図６は、第１実施形態の記憶装置のロジック制御回路の構成要素及び構成要素の接続の例を示す。
図７は、第１実施形態の記憶装置の或る動作の間の幾つかの信号を時間に沿って示す。
図８は、第２実施形態の記憶装置のロジック制御回路の構成要素及びロジック制御回路によって行われる論理演算の例を示す。
図９は、第２実施形態の記憶装置のロジック制御回路の構成要素及び構成要素の接続の例を示す。
図１０は、第２実施形態の記憶装置の遅延回路の構成要素及び構成要素の接続の例を示す。
図１１は、第２実施形態の記憶装置の遅延回路の幾つかの信号を時間に沿って示す。
図１２は、第２実施形態の記憶装置の或る動作の間の幾つかの信号を時間に沿って示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれか又は両者を組み合せたものとして実現されることが可能である。一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【０００９】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【００１０】
１．第１実施形態
１．１．構成（構造）
図１は、第１実施形態の記憶装置を含んだメモリシステムの例を示す。メモリシステムは、ホスト装置によって制御され、ホスト装置の制御に基づいてデータを記憶する。図１に示されるように、メモリシステムは、複数の記憶装置１を含む。図１は、４つの記憶装置１（１＿１、１＿２、１＿３、及び１＿４）の例を示す。記憶装置１は、メモリコントローラ２と接続されている。複数の記憶装置１は、メモリコントローラ２と、共通の配線によって接続されている。
（【００１１】以降は省略されています）

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