特許ウォッチ

公開番号2024131150
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023041241
出願日2023-03-15
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/56 20060101AFI20240920BHJP(情報記憶)
要約【課題】半導体記憶装置の動作速度を向上する。
【解決手段】実施形態の半導体記憶装置は、第1メモリセルトランジスタを含む複数のメモリセルトランジスタが直列に接続される第1メモリストリングと、第2メモリセルトランジスタを含む複数のメモリセルトランジスタが直列に接続される第2メモリストリングと、上記第1メモリセルトランジスタ及び上記第2メモリセルトランジスタの各々のゲートに共通に接続された第1ワード線と、制御回路と、を備え、上記第1メモリストリングからデータを読出す第1読出し動作の際に、上記第1メモリセルトランジスタの閾値電圧は第1電圧未満であり、上記第2メモリセルトランジスタの閾値電圧は上記第1電圧以上であり、上記制御回路は、上記第1ワード線に、上記第1電圧以下の電圧を供給する、ように構成される。
【選択図】図10
特許請求の範囲【請求項１】
第１メモリセルトランジスタを含む複数のメモリセルトランジスタが直列に接続される第１メモリストリングと、
第２メモリセルトランジスタを含む複数のメモリセルトランジスタが直列に接続される第２メモリストリングと、
前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタの各々のゲートに共通に接続された第１ワード線と、
制御回路と、
を備え、
前記第１メモリストリングからデータを読出す第１読出し動作の際に、
前記第１メモリセルトランジスタの閾値電圧は第１電圧未満であり、
前記第２メモリセルトランジスタの閾値電圧は前記第１電圧以上であり、
前記制御回路は、前記第１ワード線に、前記第１電圧以下の電圧を供給する、
ように構成される、
半導体記憶装置。
続きを表示（約 2,400 文字）【請求項２】
前記第１メモリストリングに含まれる第３メモリセルトランジスタと、
前記第２メモリストリングに含まれる第４メモリセルトランジスタと、
前記第３メモリセルトランジスタ及び前記第４メモリセルトランジスタの各々のゲートに共通に接続された第２ワード線と、
をさらに備え、
前記第１読出し動作の際に、
前記第３メモリセルトランジスタの閾値電圧は前記第１電圧未満であり、
前記第４メモリセルトランジスタの閾値電圧は前記第１電圧以上であり、
前記制御回路は、前記第２ワード線に、前記第１電圧以下の電圧を供給する、
請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路と前記第２メモリセルトランジスタとの間の配線長は、前記制御回路と前記第１メモリセルトランジスタとの間の配線長より長い、
請求項１記載の半導体記憶装置。
【請求項４】
前記第１メモリストリングに含まれる第１選択トランジスタと、
前記第２メモリストリングに含まれる第２選択トランジスタと、
前記第１選択トランジスタ及び前記第２選択トランジスタの各々のゲートに共通に接続された第１選択ゲート線と、
をさらに備え、
前記第１選択トランジスタは、前記第１メモリストリングの前記複数のメモリセルトランジスタの一端に接続され、
前記第２選択トランジスタは、前記第２メモリストリングの前記複数のメモリセルトランジスタの一端に接続され、
前記第１読出し動作の際に、
前記第１選択トランジスタの閾値電圧は第２電圧未満であり、
前記第２選択トランジスタの閾値電圧は前記第２電圧以上であり、
前記制御回路は、前記第１選択ゲート線に前記第２電圧を供給する、
ように構成される、
請求項１記載の半導体記憶装置。
【請求項５】
前記第１メモリストリングに含まれる第３メモリセルトランジスタと、
前記第２メモリストリングに含まれる第４メモリセルトランジスタと、
前記第３メモリセルトランジスタ及び前記第４メモリセルトランジスタの各々のゲートに共通に接続された第２ワード線と、
をさらに備え、
前記第３メモリセルトランジスタは、前記第１メモリセルトランジスタ、及び前記第１選択トランジスタの間に設けられ、
前記第４メモリセルトランジスタは、前記第２メモリセルトランジスタ、及び前記第２選択トランジスタの間に設けられ、
前記第１読出し動作の際に、
前記第３メモリセルトランジスタの閾値電圧、及び前記第４メモリセルトランジスタの閾値電圧は前記第１電圧未満であり、
前記制御回路は、前記第２ワード線に前記第１電圧以下の電圧を供給する、
ように構成される、
請求項４記載の半導体記憶装置。
【請求項６】
前記第１メモリストリングに含まれる第５メモリセルトランジスタと、
前記第２メモリストリングに含まれる第６メモリセルトランジスタと、
前記第５メモリセルトランジスタ及び前記第６メモリセルトランジスタの各々のゲートに共通に接続された第３ワード線と、
をさらに備え、
前記第５メモリセルトランジスタは、前記第１メモリセルトランジスタ及び前記第３メモリセルトランジスタの間に設けられ、
前記第６メモリセルトランジスタは、前記第２メモリセルトランジスタ及び前記第４メモリセルトランジスタの間に設けられ、
前記第１読出し動作の際に、
前記第５メモリセルトランジスタの閾値電圧、及び前記第６メモリセルトランジスタの閾値電圧は前記第１電圧未満であり、
前記制御回路は、前記第３ワード線に前記第１電圧以下の電圧を供給する、
ように構成される、
請求項２記載の半導体記憶装置。
【請求項７】
前記制御回路は、前記第１読出し動作より前の高速化動作において、
前記第２メモリセルトランジスタの閾値電圧を前記第１電圧以上に上昇させ、かつ前記第１メモリセルトランジスタの閾値電圧を前記第１電圧未満に維持する、
ように構成される、
請求項１記載の半導体記憶装置。
【請求項８】
前記制御回路は、前記第１読出し動作より前の高速化動作において、
前記第２選択トランジスタの閾値電圧を前記第２電圧以上に上昇させ、かつ前記第１選択トランジスタの閾値電圧を前記第２電圧未満に維持し、
前記第２メモリセルトランジスタの閾値電圧を前記第１電圧以上に上昇させ、かつ前記第１メモリセルトランジスタの閾値電圧を前記第１電圧未満に維持する、
ように構成される、
請求項４記載の半導体記憶装置。
【請求項９】
第３メモリセルトランジスタを含む複数のメモリセルトランジスタが直列に接続される第３メモリストリング、
をさらに備え、
前記第３メモリセルトランジスタのゲートは、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタの各々のゲートとともに、前記第１ワード線に共通に接続され、
前記第１読出し動作の際に、前記第３メモリセルトランジスタの閾値電圧は前記第１電圧以上である、
請求項１記載の半導体記憶装置。
【請求項１０】
前記第１読出し動作の際、前記制御回路は、前記第２メモリストリングに含まれる全てのメモリセルトランジスタをオフ状態とする、
請求項１記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られる。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
米国特許第８７７３９４２号明細書
米国特許第６５０１６９５号明細書
米国特許第８７６７４９４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の動作速度を向上する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１メモリセルトランジスタを含む複数のメモリセルトランジスタが直列に接続される第１メモリストリングと、第２メモリセルトランジスタを含む複数のメモリセルトランジスタが直列に接続される第２メモリストリングと、上記第１メモリセルトランジスタ及び上記第２メモリセルトランジスタの各々のゲートに共通に接続された第１ワード線と、制御回路と、を備え、上記第１メモリストリングからデータを読出す第１読出し動作の際に、上記第１メモリセルトランジスタの閾値電圧は第１電圧未満であり、上記第２メモリセルトランジスタの閾値電圧は上記第１電圧以上であり、上記制御回路は、上記第１ワード線に、上記第１電圧以下の電圧を供給する、ように構成される。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置を含むメモリシステム、及びホスト機器の構成の一例を示すブロック図。
実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
実施形態に係る半導体記憶装置のメモリセルアレイの構成の一例を説明するための回路図。
実施形態に係る半導体記憶装置のメモリセルアレイ、ドライバモジュール、及びロウデコーダモジュールの構成を示すブロック図。
実施形態に係る半導体記憶装置のメモリセルアレイの平面レイアウトの一例を示す平面図。
実施形態に係る半導体記憶装置のメモリセルアレイの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリピラーの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。
実施形態における動作モード情報の一例を示す図。
実施形態に係る半導体記憶装置のメモリセルアレイに含まれる、通常モードが適用されるブロックにおけるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
実施形態に係る半導体記憶装置のメモリセルアレイに含まれる、高速モードが適用されるブロックにおけるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
実施形態に係る半導体記憶装置のメモリセルアレイに含まれる選択トランジスタの閾値電圧分布の一例を示す模式図。
実施形態に係る半導体記憶装置を用いた通常モードが適用されるブロックにおけるプログラム動作の際の、ビット線、ソース線、選択ゲート線、及びワード線の電圧の一例を示すタイミングチャート。
実施形態に係る半導体記憶装置を用いた通常モードが適用されるブロックに対する読出し動作の際の、ビット線、選択ゲート線、及びワード線の電圧の一例を示すタイミングチャート。
実施形態に係る半導体記憶装置を用いた、高速モードを適用する際の全体動作の例を示すフローチャート。
実施形態に係る半導体記憶装置を用いた高速化動作の際の、ビット線、ソース線、選択ゲート線、及びワード線の電圧の一例を示すタイミングチャート。
実施形態に係る半導体記憶装置を用いた高速化動作前及び高速化動作後のメモリセルトランジスタ及び選択トランジスタの閾値電圧の一例を示す図。
実施形態に係る半導体記憶装置を用いた高速モードが適用される書込み動作におけるプログラム動作の際の、ビット線、選択ゲート線、及びワード線の電圧の一例を示す回路図。
実施形態に係る半導体記憶装置を用いた高速モードが適用される読出し動作の際の、ビット線、選択ゲート線、及びワード線の電圧の一例を示す回路図。
第１変形例に係る半導体記憶装置のメモリセルアレイに含まれる、高速モードが適用されるブロックにおけるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
第１変形例に係る半導体記憶装置を用いた高速化動作の際の、ビット線、ソース線、選択ゲート線、及びワード線の電圧の一例を示すタイミングチャート。
第２変形例に係る半導体記憶装置のメモリセルアレイの構成の一例を説明するための回路図。
第２変形例に係る半導体記憶装置のメモリセルアレイに含まれる、高速モードが適用されるブロックにおけるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
第２変形例に係る半導体記憶装置のメモリセルアレイに含まれる選択トランジスタの閾値電圧分布の一例を示す模式図。
第２変形例に係る半導体記憶装置を用いた高速化動作の際の、ビット線、ソース線、選択ゲート線、及びワード線の電圧の一例を示すタイミングチャート。
第２変形例に係る半導体記憶装置を用いた高速モードが適用される読出し動作の際の、ビット線、選択ゲート線、及びワード線の電圧の一例を示す回路図。
第３変形例に係る半導体記憶装置を用いた、高速モードを適用する際の全体動作の例を示すフローチャート。
第３変形例に係る半導体記憶装置のメモリセルアレイに含まれるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００８】
１実施形態
以下に、実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１構成
実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１メモリシステム
まず、メモリシステムの構成例について、図１を用いて説明する。図１は、実施形態に係る半導体記憶装置を含むメモリシステム、及びホスト機器の構成の一例を示すブロック図である。
（【００１１】以降は省略されています）

関連特許